FPGA之verilog静态数码管小程序
摘要:
话不多说直接上代码: module shumaguan0_9( clk, rst_n, conlig, //位选信号 dataout //数码管控制信号,由低到高依次为dp,a,b,c,d,e,f,g ); input clk; input rst_n; output[3:0] conlig; ou 阅读全文
posted @ 2017-08-23 17:19 大道至简,知易行难! 阅读(1177) 评论(0) 推荐(0) 编辑