素质教育漏网之鱼

摘要： 时序逻辑中的三种简单触发器，使用Verilog语言编写，用来熟悉语法最好不过了。 D触发器 module D_LOCK(D,CLK,Q,NQ); //正边沿D触发 output Q; output NQ; input D; input CLK; //时序赋值 reg Q; assign NQ=~Q; 阅读全文