摘要:资料来源: (1) amba bus spec翻译.pdf (2) 字节序(byte order)、比特序(bit order)、MSB/LSB、大端模式/小端模式 概念误混淆_光明磊的博客-CSDN博客_lsb和msb的区别 【未阅】 (3) 大小端模式_侵蚀昨天的博客-CSDN博客_大小端模式
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摘要:资料来源 (1) amba bus spec翻译.pdf 4.总线互连 4.1互连 (1) 互连组件提供master和slave的连接; (2) 单master系统只需要译码器和复用器;多master系统需要仲裁arbitration和不同master到合适的slave间的信号路由; 4.2地址译码
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摘要:资料来源 (1) amba bus spec翻译.pdf (2) ARM各种Memory类型理解_谷公子的博客-CSDN博客_arm memory [未阅] (3) ARMv8官方手册学习笔记(十二):Device memory - 知乎 (zhihu.com) [未阅] (4) Cacheable
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摘要:资料来源 (1) amba bus spec翻译.pdf (2) AXI总线学习 从零开始详细学 连载(7)读写处理架构,burst介绍,burst细节定义(burst type burst address)_六楼的人才能用!!!!!1的博客-CSDN博客_axi burst (未阅完) 3.传输
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摘要:VM虚拟机下如何和Windows主机共享文件夹-百度经验 (baidu.com) (8条消息) 虚拟机VMware,Ubuntu系统与主机共享文件夹_dmedaa的博客-CSDN博客_ubuntu虚拟机与主机共享文件 怎么设置VMware centos7 界面终端字体大小-百度经验 (baidu.c
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摘要:资料来源 (1) Verilog系列:【11】敏感信号列表中的数组 (qq.com) (2) jerry ic 验证; 1.复杂多维数组 (1) 示例: type [MSB3:LSB3][MSB4:LSB4] array [MSB1:LSB1][MSB2:LSB2] reg [0:3][0:7] m
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摘要:... MODEL_PATH=-f model_ahb_list RTL_PATH=-f ../../rtl/rtl_ahb.list TB_PATH=../../verif VERB=UVM_DEBUG OUTPUT_DIR=./logs N=1 TEST_ID+=${TEST}_${N} VPD
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摘要:RTL_PATH = ./rtl TEST = TEST_base TB_TOP = ./TEST.sv UVM_HOME = ./UVM-1.2a VERBOSITY = UVM_MEDIUM UVM_VER = uvm-1.2 SEED = $(shell date +%s) defines =
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摘要:1.1简介 (1) 在同步系统中,输入数据信号相对于时钟总有固定的关系; 当这种关系满足器件的建立时间和保持时间的要求时,输出端会在特定的传输延迟时间内输出一个有效状态,这种情况下,不会发生亚稳态; (2) 在异步系统中,由于输入数据信号和时钟的关系不是固定的,因此有时会出现违反建立时间和保持时间的
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摘要:资料来源: (1) 硅芯思见:【86】SVA中的延迟 (qq.com) (2) 16-在属性中使用形参,在属性中使用局部变量,以及在序列匹配时调用子程序 - 蚕食鲸吞 - 博客园 (cnblogs.com) 1.generate与带形参的assertion的联合使用
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