2021年11月28日

uvm通信-uvm_barrier & uvm_barrier_pool

摘要： 资料来源 (1) UVM通信篇之六：同步通信元件（上） - 路科验证的日志 - EETOP 创芯网论坛 (原名：电子顶级开发网) - 1.uvm_barrier (1) UVM提供了一个新的类uvm_barrier用来对多个组件进行同步协调，同时为了解决组件独立运作的封闭性需要，也定义了新的类uvm 阅读全文

posted @ 2021-11-28 18:08 知北游。。 阅读(185) 评论(0) 推荐(0) 编辑

篇2-随机约束问题(不含答案)

摘要： 资料来源 (1)公众号-jy是个宝贝; 问题链接: https://mp.weixin.qq.com/s/aKHre4MoKnLHhDWdj3rVAg 随机约束问题(检验熟悉程度) 一、rand和randc的区别？随机化的数据类型是什么样的？如何随机化出X和Z值？ 二、const的作用？ 三、dis 阅读全文

posted @ 2021-11-28 13:12 知北游。。 阅读(102) 评论(0) 推荐(0) 编辑

篇8-类的一些常见问题(不含答案)

摘要： 资料来源 (1)公众号-jy是个宝贝; 公众号原文链接:https://mp.weixin.qq.com/s/MLJt0lcADNysQwog5ETVmQ 公众号参考答案链接:https://mp.weixin.qq.com/s/qkdcKRNhAbywg_rG35IS1w 类的一些常见问题(检验掌 阅读全文

posted @ 2021-11-28 12:52 知北游。。 阅读(67) 评论(0) 推荐(0) 编辑

篇9-verilog例化与sv OOP例化的区别,new函数介绍,对象的解除分配

摘要： 资料来源 (1) sv绿皮书; (2) Verilog系列：【59】new的初始化顺序 (qq.com) 1.verilog例化与sv OOP例化的区别 (1).verilog模块是在代码被编译时例化的,而system verilog类是在运行中测试平台需要的时候才被创建; (2).verilog的 阅读全文

posted @ 2021-11-28 12:34 知北游。。 阅读(797) 评论(0) 推荐(0) 编辑

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