10-使用参数/选择运算符(?:)/true表达式的sva/system verilog assertion检验器

资料来源

(1) 硅芯思见：【88】SVA中的条件选择 (qq.com)

1.使用参数的SVA检验器

下图中,实例i1将延迟参数改写为2个时钟周期,而实例i2使用默认的1个时钟周期;

2.使用选择运算符/选择运算符的SVA检验器

注1:条件运算符?:可以在序列sequence和属性property的描述中使用;

3.使用true表达式的SVA检验器

(1) 使用true表达式，可以在时间上延长SVA检验器。这可以用来实现同时监视多个属性且需要同时成功的复杂协议。

(2) 序列s18a检查一个简单的条件。序列s18a_ext检查相同的条件，但是序列的成功被往后移了一个时钟周期。当这个序列被用在一个属性的先行算子时，它会造成一些差异。两个序列的结束点不同，因此开始检查后续算子的时钟周期也不一样(即a18与a18_ext检查的起始点不同,后者推迟了一个周期)。