篇5-sva/system verilog assertion中序列/sequence的构建(2)

1.带形参的序列

通过在序列中定义形参,相同的序列能被重用到设计中具有相似行为的信号上;

2.序列独立于时钟的coding style

2.1序列中指定时钟

2.2属性中指定时钟,序列独立于时钟(可提高基本序列定义的可重用性)