TinyALU的BFM
摘要：资料来源 (1) 《The UVM Primer》第三章 1.TinyALU的BFM (1) tinyalu_bfm封装了所有TinyALU验证平台用到的信号,并提供一个时钟; (2) tinyalu_bfm提供了一个reset_alu() task,还有一个向DUT发送指令的send_op() t
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posted @ 2022-04-11 19:44
随笔分类 - sv-interface&bind
如何例化传递interface数组(generate的妙用)
摘要：资料来源 (1) 硅芯思见：【101】如何例化传递interface数组 (qq.com) 1.背景 (1) 进行验证环境搭建时,需要通过interface连接由设计构成的静态世界(static world)和由验证环境构成的动态世界(dynamic world); 注1:static world主
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posted @ 2022-01-19 20:57
interface例化后,往resource pool中的存入与取出
摘要：1.interface的例化 (1)可以通过bind方式实现,详见bind章节; 2.interface资源的存入与取出 (1)可以使用uvm_config_db::set/get或者uvm_resource_db::set/read_by_name; (2)关于存放时,路径层次的一个巧妙的处理(构
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posted @ 2022-01-17 20:54
波形上显示枚举变量
摘要：1.波形上显示枚举变量字符 1.1应用场景 需要将枚举类型的变量拉到interface上,但又不想在interface上重新定义enum; 1.2实现方法 (1) 在输出debug interface的uvc里面, 用[127:0]变量存储枚举类型的变量, 如下列黄色部分; (2) 在interfa
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posted @ 2022-01-17 19:54
interface中clocking block输入偏差与输出偏差
摘要：资料来源 (1) 硅芯思见：【125】clocking block中的输入偏差和输出偏差 (qq.com) (2) sv绿皮书; 1.输入偏差与输出偏差 (1) system verilog的时钟块机制(clocking block)可以对指定信号进行基于特定时钟的同步处理,时钟块中的任何信号都将根
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posted @ 2021-12-30 20:50
篇3-bind(优点,语法及使用示例)
摘要：资料来源 (1) system verilog standard; (2) system verilog-钟文枫; (3) 硅芯思见：【83】断言如何与设计bind (qq.com) （该篇文章有内容错误） 1.bind优点 实现验证和设计的分离,将module或program或interface绑
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posted @ 2021-11-18 18:36
篇2-virtual interface
摘要：1.virtual interface的作用 (1) virtual interface实现了验证平台与DUT的连接(在类中不能直接使用interface,只能使用virtual interface.在top_tb这样的module中可以使用interface). 2.virtual interfa
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posted @ 2021-11-11 11:00
篇1-interface
摘要：资料来源: (1)公众号-芯片学堂; (2)The UVM Primer; 1.接口的作用与构成 (1)接口将一组信号封装到一起,方便信号在验证环境组件中的连接; (2)接口不只包含一组信号,还可以包含modport,clocking block,parameter,always和initial语句
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posted @ 2021-11-10 20:14
