CrazyBingo - 博客园

Avalon-MM 阿窝龙妹妹应用笔记

摘要： Avalon Interface Special http://www.altera.com.cn/literature/manual/mnl_avalon_spec.pdf Avalon总线是SOPC硬件系统的重要组成部分，了解龙妹妹总线的特点、信号以及传输模式等，是构建SOPC硬件系统、开发自定义外设IP的基础。 Avalon接口规范定义了外设和Avalon开关互联结构（Avalon Swit... 阅读全文

posted @ 2011-02-26 23:13 CrazyBingo 阅读(9674) 评论(0) 推荐(1) 编辑

嵌入式逻辑分析仪SignalTap II 设计范例

摘要：嵌入式逻辑分析仪—SigbalTap II，脱离软件仿真，嵌入式逻辑分析仪，多通道数据测试，在没有外置logic的时候。还是比较爽的事情本例中用正弦波、三角波、锯齿波、方波波形数据为参考，简要讲解SignalTap II（1）新建工程，引脚配置：，RTL图如下（2）新建SignalTap II 文件（3）设置待测信号名（4）在node双击添加需要观察的数字信号；不要调入系统时钟，因为本例打算用系统时钟来做逻辑分析仪的采样时钟（5）添加系统采样时钟（类似示波器的采样）（6）设置采样深度：因为占用ESB/M9K，采样深度最好小于9K，这里设置为2K（7）设置采样其实触发位置（8）触发方式：阅读全文

posted @ 2011-02-26 10:18 CrazyBingo 阅读(8322) 评论(6) 推荐(2) 编辑

算了，那么多人问我VGA，我还是满世界免费发放吧，那么懒

摘要：时序：http://tinyvga.com/vga-timingVerilog设计：vga_desin->vga_display->vga_driver层层递归（1）顶层不说了，你懂的（2）vga_diaplay: 读取行列值，给颜色就可以，发挥你的想象力//LCD VGA接口都一样 module vga_display(inputclk, input rst_n,input[8:0]x_pos, input [8:0] y_pos,output [15:0] lcd_data);//定义颜色变量RGB--5|6|5parameter RED =16'hF800; /*1 阅读全文

posted @ 2011-02-24 13:00 CrazyBingo 阅读(4418) 评论(3) 推荐(0) 编辑

转载：怎样定制的Avalon接口IP，以供Nios II使用

摘要：我是看着牙缝的博文长大的。。。SRAM http://www.cnblogs.com/yuphone/archive/2010/09/27/1836519.html12864 http://www.cnblogs.com/yuphone/archive/2010/03/25/1694547.html 阅读全文

posted @ 2011-02-24 04:19 CrazyBingo 阅读(843) 评论(0) 推荐(0) 编辑

ModelSim ALTERA 6.5b 下载安装以及使用

摘要：下载地址ftp://ftp.altera.com/outgoing/release/，拖进迅雷，快速且可以断点续传。根据网友牙缝的说法：ase是altera start edition，是入门版，freeae是altera edition，是nb版，需要破解，此处我安装9.1sp1 的modelsim_ae_windowns，破解我找到了会上传一、傻瓜式安装不需要解释，直接next到最后，路径不要出现中文空格二、破解只要小心就可以了（1）.首先右击我的电脑，查看属性，看看Windows系统注册用户名和组织名是不是英文的，如果不是则需要修改成英文。修改方法：开始->运行 regedit，阅读全文

posted @ 2011-02-21 16:56 CrazyBingo 阅读(25271) 评论(14) 推荐(1) 编辑

Altium Designer Winter 09 Rulse Design

摘要： Altium Designer Winter 09 Rules Design 很多人设计的PCB板子去厂家做了回来之后发现很戳，一直埋怨厂家的戳，可实际上自己不一定按照厂家的规则来。在此我根据jiaXX的规则发表个人对Rules的见解：根据所谓最XX的PCB制作厂家：jia XX的工艺标准：以及综合Alium Dsigner Winter 09 的Runle规则，一般要能到让jiaXX做出来... 阅读全文

posted @ 2011-02-21 16:24 CrazyBingo 阅读(4463) 评论(2) 推荐(3) 编辑

SDRAM时钟相移估算

摘要：本文转载至：http://blog.ednchina.com/ilove314/955999/message.aspx Quartus II Handbook Version 9.0 Volume 5:Embedded Peripherals》中Section I的1. SDRAM Controller Core部分提出了如何估计SDRAM数据有效信号窗口，并且给出了SDRAM时钟相对于FPGA时钟相移估计公式。下面先就事论事，对官方给出的这个公式做一些推导说明。（详细的内容请读者参考上面给出的资料，本文重点讨论估算公式。）原文的四个公式如图1和图2所示。图1图2 对上述四个公式的推导如图3 阅读全文

posted @ 2011-01-19 13:43 CrazyBingo 阅读(1218) 评论(0) 推荐(0) 编辑

SetTimer函数的用法——转载发布时间：2006-5-22 下午5:26

摘要：什么时候我们需要用到SetTimer函数呢？当你需要每个一段时间执行一件事的的时候就需要使用SetTimer函数了。使用定时器的方法比较简单，通常告诉WINDOWS一个时间间隔，然后WINDOWS以此时间间隔周期性触发程序。通常有两种方法来实现：发送WM_TIMER消息和调用应用程序定义的回调函数。1.1 用WM_TIMER来设置定时器先请看SetTimer这个API函数的原型UINT_PTR SetTimer( HWND hWnd, // 窗口句柄 UINT_PTR nIDEvent, // 定时器ID，多个定时器时，可以通过该ID判断是哪个定时器 UINT uElapse, // 时.. 阅读全文

posted @ 2010-12-26 18:09 CrazyBingo 阅读(469) 评论(0) 推荐(1) 编辑

时序分析，重中之重，柳暗花明又一村搞定美女了

摘要：问题：博客园：http://www.cnblogs.com/crazybingo/archive/2010/12/01/1892610.html 博客园：http://www.cnblogs.com/crazybingo/archive/2010/12/04/1896645.html OURAVR:http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=4437397&bbs_page_no=1&search_mode=1&search_text=VGA&bbs_id=9999经过了无数个无眠的夜晚，问题终于解决了。。。阅读全文

posted @ 2010-12-09 00:21 CrazyBingo 阅读(4617) 评论(3) 推荐(2) 编辑

影响FPGA设计中时钟因素的探讨

摘要： http://www.fpga.com.cn/advance/skill/speed.htm http://www.fpga.com.cn/advance/skill/design_skill3.htm 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 1.1 建立时间与保持时间　　建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要阅读全文

posted @ 2010-12-08 17:28 CrazyBingo 阅读(6344) 评论(3) 推荐(3) 编辑

门控时钟与多扇出问题解决方案

摘要：转：http://blog.sina.com.cn/s/blog_4e00cfd30100a1wk.html FPGA设计中，经常会出现由于设计不合理产生的布线问题，较为突出的一点就是门控时钟和多扇出问题。门控时钟指的是不用FPGA内部的全局时钟资源BUFG来控制触发器的时钟沿输入端而是采用组合逻辑和其它时序逻辑（如分频器）产生的信号作为触发器的时钟沿输入端。门控时钟容易带来时钟漂移、毛刺等，使得触发器误动作，通常，对于驱动的触发器数量较少的门控时钟，编译器可以自动将分布时钟缓冲器将其布线优化，但是对于驱动触发器较多的门控时钟，将会使布线不稳定，重者造成设计混乱。门控时中较多，也会使得整个阅读全文

posted @ 2010-12-08 16:38 CrazyBingo 阅读(3246) 评论(2) 推荐(1) 编辑

FPGA你必须知道的那些事儿

摘要：转载地址：http://www.cnblogs.com/yuphone/archive/2010/10/28/1863822.html 我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。作为管理员经常要给这些菜鸟们普及基础知识，但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习FPGA，总是急于求成。再加上国内大量有关... 阅读全文

posted @ 2010-12-07 22:11 CrazyBingo 阅读(6802) 评论(1) 推荐(4) 编辑

EP2C8Q PLL深入浅出解析

摘要：每个PLL有三个全局时钟网络，但是其中一个（c3）同时也可以作为外部时钟（at the same time）这是否是说 c0 c1只能作为全局时钟，不能作为外部时钟呢？？？实际测试可以作为外部的，tell me why？（1）call 看了那么那么多还是没搞懂复位时钟引脚什么概念跟全局时钟，跟CLK0~CLK7什么关系？？？（2）一般的板子（CLK0~CLK7），那给他的时钟多少噶... 阅读全文

posted @ 2010-12-06 20:06 CrazyBingo 阅读(1674) 评论(3) 推荐(1) 编辑

DIY VGA ColorTest

摘要：看他们的ColorTest总是那么的炫的，一恨之下，自己写了一个 /** vga_ctrl.c** Created on: 2010-11-27* Author: Administrator*/void ColorTest(void){ #define RGB_x00 0x0000 #define RGB_x01 0x000f #define RGB_x10 0x03e0 #define RGB_x11 0x03ef #define RGB_0x0 0x0000 #define RGB_0x1 0x000f #define RGB_1x0 0x7800 #define RGB_1x1 0x 阅读全文

posted @ 2010-12-04 22:11 CrazyBingo 阅读(2207) 评论(3) 推荐(1) 编辑

全局时钟--复位设计

摘要：首先，感谢特权和Master eBoy对我的影响……参考：http://blog.ednchina.com/yuchen576/57388/message.aspx在暑假的时候编写“逻辑分析仪”的时候，纠结过这个问题，因为系统大了，就会有稳定的问题，那时候一知半解，云里雾里……如今，在设计一个摄像头（CPU,SDRAM,SRAM,ADV7120）的系统时候，老是发现系统不稳定的问题，于是再次回到了起点：“异步复位、同步复位”的问题… 所谓亚稳态，是指“trecovery(recovery　time)指的是原本有效的异步复位信号释放（对低电平有效的复位来说就是上跳沿）与紧跟其后的第一个时钟有效沿阅读全文

posted @ 2010-12-04 21:16 CrazyBingo 阅读(4167) 评论(1) 推荐(3) 编辑

Tony Bai 一个程序员的心路历程

摘要：版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明http://bigwhite.blogbus.com/logs/20147715.htmlC语言语法简单，但内涵却博大精深；如果在学习时只是止步于表面，那么往往后期会遇到很多困难。typedef是C语言中一个很好用的工具，大量存在于已有代码中，特别值得一提的是：C++标准库实现中更是对typedef有着大量的使用。但很多初学者对其的理解仅局限于：typedef用来定义一个已有类型的"别名(alias)"。正是因为有了这样的理解，才有了后来初学者在typedef int myint和typedef myint 阅读全文

posted @ 2010-12-03 23:00 CrazyBingo 阅读(867) 评论(0) 推荐(1) 编辑

终于看到了希望——基于美女的VGA系统构架

摘要： 16真彩色原理图：ADV7120 50M超频到65MHzQuartus II RTL: NIOS II + VerilogSOPC CPU设计：SDRAM + Verilog接口NIOS II：CPU—— Verilog协议写BMP原图：美女VGA显示：背影杀手走了好多歪路，自己做的硬件，自己写的软件，身边没人帮助我，很孤独。。。还有有一大帮网友亲友团，呼呼。。。终于我满足的离去了。。。还有一些细节的问题，走一步，再走一步。。。有时间把这篇东西补充完整，写作业去了。直到今天12-4 我终于悟出来了一个道理：“一个重大的失败，往往是因为一个微小的细节。。。” 阅读全文

posted @ 2010-12-01 07:41 CrazyBingo 阅读(5809) 评论(9) 推荐(3) 编辑