摘要： 时序逻辑、组合逻辑，我不再怕你了学FPGA也这么久了，会了VHDL，那时候没有时序逻辑、组合逻辑的概念；之后又会了Verilog，一开始还是没有理解时序逻辑、组合逻辑，做东西的时候，发现总是有缺陷。曾经有次因为4.3inch LCD遇到过郁闷的问题，像素点用时序逻辑和组合逻辑都可以，但是不知道到底用什么；再者，精确到点的时候，两种写法会有不同的效果，但是我不理解……曾经一度问过我EDA老师，他竟然这样说了一句话：“时序逻辑、组合逻辑是Verilog硬件描述语言设计中最难的部分，很多高级工程师甚至没搞清楚这一点……”我灰常的郁闷……竟然这样的答案……这些天调试VGA，像素点的绝对精确，一次一次的 阅读全文