RST_n的问题
摘要：
有一个灰常郁闷的问题。。。module CLK_Generater( input CLOCK_100, input RST_n, input Key, output reg [3:0] CLK_DivChoose, );reg [19:0] count; //Delay_10msreg CLK_100Hz; //100HZ(10ms)时钟信reg [2:0] state; //状态标志 reg ... 阅读全文
posted @ 2010-05-21 16:34 CrazyBingo 阅读(2475) 评论(5) 推荐(2) 编辑
