verilog 建模笔记--低级建模

来源  《verilog HDL那些事--建模篇》

1、并行建模的思想。

2、每个模块最好只有一个功能。（便于修改和扩展，特别在大的项目中）

 

典型的 HDL 教科书中，才不会要读者了解“模块的性质”。没有性质的模块，常常会使得初学着在设计上和理解容易陷入“混乱”。反之，如果“模块含有性质”的话，在设计和理解方面，思路会而外的清晰。笔者尝试使用“低级建模”去完成程式设计，感觉都是得心应手，而且设计越发的清晰。虽然“低级建模”的建模量确实很多，但是可以把它看成是一种修行练功.

verilog HDL 语言的代码量是多是少不是本质的问题，反之如何维护代码的结构和风格才是本质的问题。如果自己写的代码精简但是不在乎代码的结构和风格，结果这东西估计只有自己受用而已，因为只有自己看得懂，别人却看不懂！（这种感受，估计很多新手都尝受过 ... ）

 

根据上文和上示意图的分析， “低级建模”基本上有以下几个准则：
1. 有“组织模块”和“功能模块”之分。
2. “低级建模”中的“功能模块”均称为“低级功能模块” 。
3. “低级功能模块”有如特点：有开始信号，完成信号，一个模块只有一个功能。
4. 多个“低级功能模块”组织起来称为“组织模块” 。