摘要：
最常用的约束有IO管脚位置约束和电平幅度约束，这个很好理解。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句NET REF_CLK27M TNM_NET = REF_CLK27M_grp;TIMESPEC TS_REF... 阅读全文
摘要：
转-友晶Sdram_Control_4Port的全页操作Bug？http://www.cnblogs.com/edaplayer/p/3678897.html以前在学校初学fpga的时候碰到sdram就搞不定了，现在突然发现网上有好多现成的代码，友晶的，altera有个Mobile_DRAM_Alt... 阅读全文
摘要：
下午刚读了一片关于学习模拟电路的真谛文章。论述了作者学习和工作中的一些经验，不乏作者在学习上的刻苦精神和良师益友的帮助。感慨作者的智力和学习能力超群。另外小领悟：作者学习模拟芯片设计专重了基础的学习，对运放的深入理解，对后来的芯片设计重大指引。作者文中也是加入了很多对基础的强调。由此我想到了我对数字信号处理的学习，由于以前学的比较一般，多数字电路的理解并不是很深入。未去进行巩固，是否是在修空中楼阁呢？？？必自省自己的行为。对于Verilog和以后的学习提出一下几点：数电的各个模块尽量去仿真下；RTL与Verilog之间的关系；毛刺等问题的产生与避免；系统优化和时序约束————！！！ 阅读全文
摘要：
关于消除竞争冒险1 竞争冒险的成因在组合逻辑设计中，由于门电路的延时，输出并不能立刻达到稳定状态，而我们建模时却使用了理想状态。对于实际电路来说，信号在同一电路中经过不同路径所产生的延时是不一样的，各信号的延时与经过路径的门级数有关系，不同类型的逻辑门延时大小也有不同。因此输入信号经过不同路径到达输出端的时间也有先后，就和赛跑运动员到达终点是有先后的一样。这种到达终点有时间差的现象叫信号的竞争。由于竞争的存在，使得输入信号的变化引起输出信号出现非预期的错误，称为“险象”。并不是所有竞争都产生输出错误，不产生错误的竞争称非临界竞争，产生错误的称临界竞争。2 险象的表现与判断方法 组合逻辑的险象是 阅读全文