2017年3月2日
(转载)关于Verilog时序优化
摘要： http://blog.csdn.net/jbb0523/article/details/6958484 1）逻辑条件判断“A==B”和“A！=B”全部换成“!(A^B)”和“A^B” 2）复杂的逻辑条件判断全部单独用一个时钟去判断，如： if(A>1000 && A<=1000000 && B>1 阅读全文
posted @ 2017-03-02 17:25 努力的人会幸运 阅读(876) 评论(0) 推荐(0) 编辑