2015年11月21日
(转)FPGA异步时序和多时钟模块
摘要： http://bbs.ednchina.com/BLOG_ARTICLE_3019907.HTM 第六章 时钟域有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时... 阅读全文
posted @ 2015-11-21 10:44 努力的人会幸运 阅读(9419) 评论(0) 推荐(4) 编辑