AdriftCore

摘要： 一、设计思路 器件使用：小梅哥AC703开发板 计数器设计：一个计数器用来计算1秒的时间，第二个计数器用来计算60秒，第三个计数器用来计算60分钟，第四个计数器用来计算24小时 编码问题1：计数器显示时间为10进制，在使用过程中是需要使用BCD码的，因此做一个十进制转BCD的模块 编码问题2：计数器 阅读全文

摘要： 一、设计思路 数码管共阳 SEL：位选 SEG：段选 数码管1显示0：sel = 3'b001,seg = 8'b0000_0011; 数码管2显示0：sel = 3'b010,seg = 8'b0000_0011; 数码管3显示0：sel = 3'b100,seg = 8'b0000_0011; 阅读全文

摘要： 一、设计思路 led模块的功能是指定时间，控制八个时间段的亮灭，两个输入信号，8位的ctr信号，32位的time信号 time信号的计算公式：时间*(clk)，例如，系统时钟为50MHz，想要一段时间为1秒，则有time = 15010^6; 串口接收后如何对数据进程处理，将40bit的数据，输入到 阅读全文

摘要： Tclk：系统时钟周期（接收沿与发送沿时间差） 阅读全文

摘要： 一、配置前准备 安装vivado 安装vscode 二、替换vivado默认编辑器 这里引用《小梅哥Xilinx FPGA自学教程V2.0》中关联使用"第三方编辑器notpad++"相关操作步骤 把notpad++换成vscode就行了 vscode相关配置 D:/ProgrammingTool/M 阅读全文

摘要： 一、IIC读时序，时序图解 起始位：sclk为高电平时，SDA产生下降沿 停止位：sclk为高电平时，SDA产生上升沿 数据传输：sclk为高电平，SDA数据要保持稳定，sclk为低电平时，SDA数据可以发生变化 响应位：数据的接收器发送低电平的响应位（发送器在响应位传输时，应该使发送器输出为高阻态 阅读全文

摘要： 两线传输 两线传输只（only）允许主机连接一个从机 SCCB_E信号 SCCB_E信号是必须由主机驱动的单向的，低有效的控制信号 它表示数据传输开始和停止 由高电平到低电平的过渡表示数据传输的开始 由低电平到高电平的过渡表示数据传输的结束 在数据传输过程中，SCCB_E必须保持在逻辑0状态 SCC 阅读全文

摘要： 一、RTL Viewer 二、引脚描述 三.波特率计算 系统时钟50MHz (1bit/波特率bit/s)秒 / (1/50MHz)秒 四.verilog代码 1 module uart_rx( 2 clk , 3 rst_n , 4 rx_uart , 5 rx_data 6 ); 7 8 par 阅读全文

摘要： 一、异步信号边缘检测，接两级D触发器，防止亚稳态 二、没有亚稳态的时序图 在第二拍就可以检测到下降沿 三、有亚稳态的时序图，以及为什么二级触发器就能防止亚稳态 在第一拍到来之前，出现抖动，原本是0，现在变成了1 要慢一拍，在第三个时钟上升沿，检测到下降沿 四、verilog代码构建二级触发器，解决亚 阅读全文

摘要： 一、客户机 1 from socket import * 2 serverName = '192.167.117.100' 3 serverPort = 12000 4 clientSocket = socket(AF_INET, SOCK_STREAM) 5 clientSocket.connec 阅读全文