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图中有32个寄存器寄存器 寄存器初值为：{R31,R30,R29...R0} 输入数据为：{C7,C6...C0} 数据先从低位输入，C0,C1,C2,C3...... | reg0 1 | reg1 1 | reg2 1 | reg3 0 | reg4 1 | reg5 1 | reg6 0 | 阅读全文
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一、概述 以太网(Ethernet)数据帧的长度必须在46-1500字节之间,这是由以太网的物理特性决定的. 这个1500字节被称为链路层的MTU(最大传输单元). 在实际使用中，单次UDP报文传输的数据量有可能会大于1500字节，因此需要用到UDP分片技术 二、UDP分片 （1）UDP封装 （2） 阅读全文
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#1、输入延迟资源（IDELAY） 赛灵思7系列的原语IDELAY，通常用于对输入时钟数据进行时延，以满足代码时序需要。如果对FPGA代码进行时序约束，idelay会自动添加。如果没有进行时序约束就需要手动添加idleay以满足时序要求。例如在写以太网RGMII数据链路层接收端时就需要用到IDELA 阅读全文
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一、SDRAM型号及介绍 W9812G6KH 2M * 4 BANKS * 16 BITS SDRAM. Row address: A0-A11. Column address: A0-A8 SDRAM内存由BANK、Column Address、Row Address、Width组成 本次的SDR 阅读全文
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一、设计思路 采用加权平均值法 二、RGB转灰度图像代码 //RGB转灰度图像，延迟两拍输出 module rgb2gray( clk , //时钟 rst_n , //复位 rgb_vld , //rgb输入有效标识 rgb_hs , //rgb输入行信号 rgb_vs , //rgb输入场信号 阅读全文
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一、设计思路 IMAGE_SEQUENCE模块的作用是：给输入的每一行像素RGB565数据编号，并将编号的2字节数据写入FIFO，标志图像每一行像素的开始 FIFO_CTR信号状态机实现 上位机软件是大端模式，所有输入以太网MAC模块的数据应该也是大端模式 二、IMAGE_SEQUENCE模块 mo 阅读全文
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（1）标准FIFO下 synchronization stage 异步时钟FIFO独有的值 表示FIFO 读时钟域的 rd_data_out开始有值的时间 当 synchronization stages = 4时 在write_data_count被写入值后，经过（synchronization 阅读全文
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一、设计思路 FPGA实现MAC层（数据链路层）的功能并连接到RTL8211物理层（PHY）芯片实现以太网数据的发送 使用GMII接口 时钟是125MHz，一次发8bit数据 8bit * 125M = 1000Mbit 所以叫做千兆以太网 RTL8211时序 来一个时钟上升沿就发一个字节的数据 数 阅读全文
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一、设计思路 行同步计数器 场同步计数器 图像帧数计数器 摄像头输出3*3像素图像的输入信号图解 场信号vsync脉冲，表示一帧图像的开始 行信号hsync有效（高有效），摄像头输出数据 一个像素是16位数据，传入一次是8位数据，所有一个像素传了6次数据 二、代码实现 module dvp_capt 阅读全文