2022年5月28日
VERILOG——FPGA仿真时的文件读写交互
摘要： 一、文件读取 加载二进制文件 $readmemb("fname", mem, start_addr, finish_addr) fname 为数据文件名字,mem 为数组型/存储器型变量,start_addr、finish_addr 分别为起始地址和终止地址,start_addr、finish_ad 阅读全文
posted @ 2022-05-28 20:07 AdriftCore 阅读(1186) 评论(0) 推荐(0) 编辑