03 2022 档案

FPGA——CRC硬件电路实现及推导
摘要：图中有32个寄存器寄存器 寄存器初值为：{R31,R30,R29...R0} 输入数据为：{C7,C6...C0} 数据先从低位输入，C0,C1,C2,C3...... | reg0 1 | reg1 1 | reg2 1 | reg3 0 | reg4 1 | reg5 1 | reg6 0 | 阅读全文
posted @ 2022-03-31 22:09 AdriftCoreFpga 阅读(493) 评论(0) 推荐(0) 编辑
FPGA——UDP包分片概述
摘要：一、概述 以太网(Ethernet)数据帧的长度必须在46-1500字节之间,这是由以太网的物理特性决定的. 这个1500字节被称为链路层的MTU(最大传输单元). 在实际使用中，单次UDP报文传输的数据量有可能会大于1500字节，因此需要用到UDP分片技术 二、UDP分片 （1）UDP封装 （2） 阅读全文
posted @ 2022-03-30 23:20 AdriftCoreFpga 阅读(1396) 评论(1) 推荐(1) 编辑
FPGA——IDELAY应用
摘要：#1、输入延迟资源（IDELAY） 赛灵思7系列的原语IDELAY，通常用于对输入时钟数据进行时延，以满足代码时序需要。如果对FPGA代码进行时序约束，idelay会自动添加。如果没有进行时序约束就需要手动添加idleay以满足时序要求。例如在写以太网RGMII数据链路层接收端时就需要用到IDELA 阅读全文
posted @ 2022-03-04 00:02 AdriftCoreFpga 阅读(4047) 评论(0) 推荐(1) 编辑

点击右上角即可分享
微信分享提示