摘要：
一、RTL Viewer 二、引脚描述 三.波特率计算 系统时钟50MHz (1bit/波特率bit/s)秒 / (1/50MHz)秒 四.verilog代码 1 module uart_rx( 2 clk , 3 rst_n , 4 rx_uart , 5 rx_data 6 ); 7 8 par 阅读全文
摘要：
一、异步信号边缘检测，接两级D触发器，防止亚稳态 二、没有亚稳态的时序图 在第二拍就可以检测到下降沿 三、有亚稳态的时序图，以及为什么二级触发器就能防止亚稳态 在第一拍到来之前，出现抖动，原本是0，现在变成了1 要慢一拍，在第三个时钟上升沿，检测到下降沿 四、verilog代码构建二级触发器，解决亚 阅读全文