FPGA——vivado FIFO问题记录

（1）标准FIFO下 synchronization stage

异步时钟FIFO独有的值
表示FIFO 读时钟域的 rd_data_out开始有值的时间
当 synchronization stages = 4时
在write_data_count被写入值后，经过（synchronization stages + 2） = 4个读时钟上升沿，read_data_count+1

（2）wr_data_out

写时钟第一个上升沿检测到读使能，写入一个数据
写时钟第二个上升 wr_data_out + 1

（3）more accurate data counts

在FIRST FIFO 要加上more accurate data counts

如果不加，rd_data_count,rd_data_count = 实际FIFO内数据个数 - 2

（4）FIFO复位后写不进去的问题

复位时，时钟要存在，不存在busy信号就会跑飞

复位时，写时钟消失

复位后，busy信号拉高，FIFO跑飞，不能写入数据

解决办法：

1、让时钟在复位时，也能工作
2、如果不能让时钟在复位时工作，那么就不能使用busy信号，分别设置wr_rst和rd_rst