FPGA——9600波特率UART串口收发

一、RTL Viewer

 

 二、引脚描述

 

 

 三.波特率计算

系统时钟50MHz

(1bit/波特率bit/s)秒 / (1/50MHz)秒

 

 

 

 四.verilog代码

module uart_rx(
    clk     ,
    rst_n   ,
    rx_uart ,
    rx_data
);

parameter   DATA_R =    8;
parameter   DATA_0 =   13;
parameter   DATA_1 =    4;
input                               clk;
input                             rst_n;
input                           rx_uart;
output      [DATA_R-1:0]        rx_data;

reg         [DATA_R-1:0]        rx_data;

reg         [DATA_0-1:0]           cnt0;
wire                           add_cnt0;
wire                           end_cnt0;

reg         [DATA_1-1:0]       cnt1    ;
wire                           add_cnt1;
wire                           end_cnt1;

wire                              nedge;
reg                                    flag_add;

//9600比特率计数
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt0 <= 0;
    end
    else if(add_cnt0)begin
        if(end_cnt0)
            cnt0 <= 0;
        else
            cnt0 = cnt0 + 1'b1;
    end
end
assign add_cnt0 = flag_add;
assign end_cnt0 = add_cnt0 && cnt0 == 5208 - 1;

//9比特串口数据计数
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt1 <= 0;
    end
    else if(add_cnt1)begin
        if(end_cnt1)
            cnt1 <= 0;
        else
            cnt1 <= cnt1 + 1'b1;
    end
end
assign add_cnt1 = end_cnt0;
assign end_cnt1 = add_cnt1 && cnt1 == 9 - 1;



//边沿检测，接D触发器
//异步信号同步化，防止亚稳态，打两拍
reg[2:0]        uart_sync;
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        uart_sync <= 3'b111;
    end
    else
        uart_sync <= {uart_sync[1:0],rx_uart};
end
assign nedge = uart_sync[2:1] == 2'b10;

//当接收到的串口由1变0时，flag_add置位
//当计数结束时，flag_add复位
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        flag_add <= 0;
    end
    else if(nedge)begin
        flag_add <= 1;
    end
    else if(end_cnt1)begin
        flag_add <= 0;
    end
end

//cnt1 == 0时，接收的是起始位0,1-8才是数据位
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        rx_data <= 8'h00;
    end
    else if (add_cnt0 && cnt0 == 5208/2 - 1 && cnt1 > 0) begin
        rx_data[cnt1 - 1] <= rx_uart;
    end
end

endmodule

module uart_tx(
    clk     ,
    rst_n   ,
    tx_vld  ,
    tx_data ,
    uart_tx
// tx_rdy  
);

parameter   DATA_T =            8;
parameter   DATA_0 =           13;
parameter   DATA_1 =            4;

input                         clk;
input                       rst_n;
input                      tx_vld;
input       [DATA_T-1:0]  tx_data;
output                    uart_tx;
// output                     tx_rdy;

reg                          uart_tx;
// reg                        tx_rdy;

reg         [DATA_0-1:0]     cnt0;
wire                     add_cnt0;
wire                     end_cnt0;

reg         [DATA_1-1:0]     cnt1;
wire                     add_cnt1;
wire                     end_cnt1;

reg                      add_flag;

reg         [9:0]    tx_data_temp;
wire                    load_data;

wire                      en_send;

//9600波特率计数器
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt0 <= 0;
    end
    else if(add_cnt0)begin
        if(end_cnt0)
            cnt0 <= 0;
        else
            cnt0 <= cnt0 + 1'b1;
    end
end
assign add_cnt0 = add_flag;
assign end_cnt0 = add_cnt0 && cnt0 == 5208 - 1;

//10比特数据发送计数器
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt1 <= 0;
    end
    else if(add_cnt1)begin
        if(end_cnt1)
            cnt1 <= 0;
        else
            cnt1 <= cnt1 + 1'b1;
    end
end
assign add_cnt1 = end_cnt0;
assign end_cnt1 = add_cnt1 && cnt1 == 10 - 1;

//add_flag
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        add_flag <= 0;
    end
    else if(tx_vld)begin
        add_flag <= 1;
    end
    else if(end_cnt1)begin
        add_flag <= 0;
    end
end

//装载数据
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        tx_data_temp <= 0;
    end
    else if(load_data)begin
        tx_data_temp <= {1'b1,tx_data,1'b0};
    end
end
assign load_data = tx_vld && !add_flag;

//发送数据
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        uart_tx <= 1;//1空闲位
    end
    else if(en_send)begin
        uart_tx <= tx_data_temp[cnt1];
    end
end
assign en_send = add_cnt0 && cnt0 == 0;


// always @(*)begin
//     if(add_flag || tx_vld)
//         tx_rdy = 0;
//     else
//         tx_rdy = 1;
// end

endmodule

module UART_PORT(
    clk        ,
    rst_n    ,
    rx_uart    ,
    tx_vld    ,
    tx_data    ,    
    rx_data    ,
    uart_tx
);
input                      clk;
input                        rst_n;
input                      rx_uart;
input                    tx_vld;
input    [8-1:0]        tx_data;
output[8-1:0]        rx_data;
output               uart_tx;

wire     [8-1:0]         rx_data;
wire                     uart_tx;

uart_rx UART_RX(
    .clk    (clk),
    .rst_n    (rst_n),
    .rx_uart(rx_uart),
    .rx_data(rx_data)
);

uart_tx UART_TX(
    .clk    (clk),
    .rst_n    (rst_n),
    .tx_vld    (tx_vld),
    .tx_data(tx_data),
    .uart_tx(uart_tx)
);

endmodule