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clover_toeic
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2014年6月12日
采用流水线技术实现8位加法器
摘要: 说明 本文基于FPGA和CPLD器件,采用非流水线和流水线技术实现8位加法器,并对比其Quartus II仿真结果和波形时序。 器件选择: Stratix:EP1S40F1020C5(FPGA) MAX7000S:EPM7064SLC44-5(CPLD)实验一 FPGA实现8位加法器 程序...
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posted @ 2014-06-12 16:48 clover_toeic
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