摘要：
目标：当输入信号，产生下降沿或下降沿时，能在下一个时钟周期得到响应。 下降沿检测 上升沿检测 步骤：1、将输入信号打两拍 步骤：1、将输入信号打两拍 2、将第一拍信号取反并与第二拍信号相与 2、将第二拍的信号取反与第一拍信号相与 3、得到的高电平就是指示信号 3、得到的高电平就是指示信号 代码： 阅读全文
随笔档案-2019年07月
FPGA中PLL模块的使用注意事项
2019-07-27 17:01 by 斑鸠，一生。, 2356 阅读, 收藏, 编辑
摘要：
在FPGA各个大小项目中，PLL是一个关键的部分。它可以进行分频和倍频，还可以产生一定的相位差。它比定时器计数分频的好处在于，它稳定，没有产生毛刺，噪声。 但是PLL启动到稳定需要一定的时间，PLL稳定后供给后面模块计数需要一定的时间。 常用的设计思路是： 子模块不断复位，直到PLL时钟稳定下来，复 阅读全文
FPGA顶层模块对下层模块的例化注意事项
2019-07-26 19:31 by 斑鸠，一生。, 4537 阅读, 收藏, 编辑
摘要：
1、顶层模块的输入输出包括那些？ 答：顶层模块的输入，是所有底层模块的输入的总和。顶层模块的输出，是所有底层模块的总和。 2、顶层模块对无初始值的子模块的例化格式是什么？ 答：子模块名 u_子模块名（ .子模块输入1 （ 值或者是其他模块的时序信号，或者是其他模块的输出或输入）， .子模块输入2 （ 阅读全文
