有符号数的加法
有符号数的加法，从无符号的加法章节就提及过，只要加数有一方为有符号数，则和一定是有符号数，重点强调一下，大家千万不要从场景上分析，认为C = A+B一定是>0，则及时A和B有一个是有符号数，那么和就是无符号数，我们只能从电路结构上决定C是无符号，还是有符号，原因是，大家场景分析，往往只是从正常功能场景分析，而忽略了异常场景。 比如
A[1:0]：作为无符号数
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B[1:0]：作为有符号数
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C正常为：正常场景，C被当做无符号数，没有问题，与有符号数值一样。
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异常场景，或者说未来B[1:0]信号相位和幅度发生了变化
B[1:0]：作为有符号数
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C[2:0]：作为有符号数(-4~3)波形
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C[2:0]：作为无符号数(0~8)波形, 0,1 两个坐标点，3,4两个坐标点，就存在很大幅度跳变
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所以C应该按照有符号处理，即便，从算法角度，希望C后续按照无符号进行后续计算处理，
也应该是做一个C的有符号到无符号转换，专访方式其实很简单就是，把C最高位取反，上面的里面即
C_UNSIGN = {~C[2]，C[1:0]}
这样异常场景，C_UNSIGN的波形为,这样，只是增加直流分量，其幅度仍然没有变化：
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上面小节，主要跟大家强调，进行有符号运算，其和一定是有符号的，按照电路结构进行设计，如果根据场景需要把和作为无符号数使用，需要单独进行有符号到无符号转换，这个是电路结构的转换，不是简单定一个$signed去转换类型。有符号加法的Verilog实现形式，推荐两种方式：
方式一：传统方式，手动扩位，实现左右位宽匹配，扩位为符号位，另外信号输入有符号数，一定要显示定义，Verilog默认不定义就是无符号类型
1 localparam A_WIDTH = 16;
2 localparam B_WIDTH = 8;
3 // Sumation result width should be 1 bit more than biggest widht of adder factor
4 localparam C_WIDTH = if (A_WIDTH > B_WIDTH) ? A_WIDTH + 1'b1 : B_WIDTH + 1'b1;
5
6 reg signed [A_WIDTH-1 : 0] a;
7 reg signed [B_WIDTH-1 : 0] b;
8
9 reg signed [C_WIDTH-1 : 0] c;
10 reg unsigned [C_WIDTH-1 : 0] c_unsigned;
11
12 always @(*) begin
13 c = {(C_WIDTH-A_WIDTH){a[A_WIDTH-1]}},a} +
{{C_WIDTH-B_WIDTH{b[B_WIDITH-1]}},b};
14 end
15
16 always @（*） begin
17 c_unsigned = {~c[C_WIDTH-1],c[C_WIDTH-2:0]};
18 end
方式二： Synopsys推荐，直接定义好符号类型，和的位宽按照运算法则定义好，实际+地方不作位宽匹配，工具自动识别
1 localparam A_WIDTH = 16;
2 localparam B_WIDTH = 8;
3 // Sumation result width should be 1 bit more than biggest widht of adder factor
4 localparam C_WIDTH = if (A_WIDTH > B_WIDTH) ? A_WIDTH + 1'b1 : B_WIDTH + 1'b1;
5
6 reg signed [A_WIDTH-1 : 0] a;
7 reg signed [B_WIDTH-1 : 0] b;
8
9 reg signed [C_WIDTH-1 : 0] c;
10 reg unsigned [C_WIDTH-1 : 0] c_unsigned;
11
12 always @(*) begin
13 c = a + b;
14 end
15
16 always @（*） begin
17 c_unsigned = {~c[C_WIDTH-1],c[C_WIDTH-2:0]};
18 end
另种方式，综合效果是一样，个人还是推荐方式一，虽然写代码时间多花一点，但是整个代码更干净整洁，后续工具检查的Warning少，便于从LOG中检查出真正位宽不匹配的点，否则有很多这种伪不匹配Warning，LOG查看会非常费劲。 另外，强调一点，代码的编写从来都不是我们集成电路设计真正的瓶颈，真正时间是用于场景分析，需要分析，数据流分析，电路实现。代码编写只是我们设计思路的映射，所以初学者切忌不要被一些语言工具厂商或者教科书忽悠，认为作集成电路就是写Verilog，花大量时间学习和记忆一些枯燥的语法，大家会从我给的Demo看到，RTL 设计实现用的Verilog 语法都非常简单。我们核心是作逻辑时序和电路实现。
