有符号加法的Verilog实现
有符号加法的Verilog实现形式，推荐两种方式：
方式一：传统方式，手动扩位，实现左右位宽匹配，扩位为符号位，另外信号输入有符号数，一定要显示定义，Verilog默认不定义就是无符号类型
1 localparam A_WIDTH = 16;
2 localparam B_WIDTH = 8;
3 // Sumation result width should be 1 bit more than biggest widht of adder factor
4 localparam C_WIDTH = if (A_WIDTH > B_WIDTH) ? A_WIDTH + 1'b1 : B_WIDTH + 1'b1;
5
6 reg signed [A_WIDTH-1 : 0] a;
7 reg signed [B_WIDTH-1 : 0] b;
8
9 reg signed [C_WIDTH-1 : 0] c;
10 reg unsigned [C_WIDTH-1 : 0] c_unsigned;
11
12 always @(*) begin
13 c = {(C_WIDTH-A_WIDTH){a[A_WIDTH-1]}},a} +
{{C_WIDTH-B_WIDTH{b[B_WIDITH-1]}},b};
14 end
15
16 always @（*） begin
17 c_unsigned = {~c[C_WIDTH-1],c[C_WIDTH-2:0]};
18 end
方式二： Synopsys推荐，直接定义好符号类型，和的位宽按照运算法则定义好，实际+地方不作位宽匹配，工具自动识别
1 localparam A_WIDTH = 16;
2 localparam B_WIDTH = 8;
3 // Sumation result width should be 1 bit more than biggest widht of adder factor
4 localparam C_WIDTH = if (A_WIDTH > B_WIDTH) ? A_WIDTH + 1'b1 : B_WIDTH + 1'b1;
5
6 reg signed [A_WIDTH-1 : 0] a;
7 reg signed [B_WIDTH-1 : 0] b;
8
9 reg signed [C_WIDTH-1 : 0] c;
10 reg unsigned [C_WIDTH-1 : 0] c_unsigned;
11
12 always @(*) begin
13 c = a + b;
14 end
15
16 always @（*） begin
17 c_unsigned = {~c[C_WIDTH-1],c[C_WIDTH-2:0]};
18 end
另种方式，综合效果是一样，个人还是推荐方式一，虽然写代码时间多花一点，但是整个代码更干净整洁，后续工具检查的Warning少，便于从LOG中检查出真正位宽不匹配的点，否则有很多这种伪不匹配Warning，LOG查看会非常费劲。 另外，强调一点，代码的编写从来都不是我们集成电路设计真正的瓶颈，真正时间是用于场景分析，需要分析，数据流分析，电路实现。代码编写只是我们设计思路的映射，所以初学者切忌不要被一些语言工具厂商或者教科书忽悠，认为作集成电路就是写Verilog，花大量时间学习和记忆一些枯燥的语法，大家会从我给的Demo看到，RTL 设计实现用的Verilog 语法都非常简单。我们核心是作逻辑时序和电路实现。
方式一：传统方式，手动扩位，实现左右位宽匹配，扩位为符号位，另外信号输入有符号数，一定要显示定义，Verilog默认不定义就是无符号类型
1 localparam A_WIDTH = 16;
2 localparam B_WIDTH = 8;
3 // Sumation result width should be 1 bit more than biggest widht of adder factor
4 localparam C_WIDTH = if (A_WIDTH > B_WIDTH) ? A_WIDTH + 1'b1 : B_WIDTH + 1'b1;
5
6 reg signed [A_WIDTH-1 : 0] a;
7 reg signed [B_WIDTH-1 : 0] b;
8
9 reg signed [C_WIDTH-1 : 0] c;
10 reg unsigned [C_WIDTH-1 : 0] c_unsigned;
11
12 always @(*) begin
13 c = {(C_WIDTH-A_WIDTH){a[A_WIDTH-1]}},a} +
{{C_WIDTH-B_WIDTH{b[B_WIDITH-1]}},b};
14 end
15
16 always @（*） begin
17 c_unsigned = {~c[C_WIDTH-1],c[C_WIDTH-2:0]};
18 end
方式二： Synopsys推荐，直接定义好符号类型，和的位宽按照运算法则定义好，实际+地方不作位宽匹配，工具自动识别
1 localparam A_WIDTH = 16;
2 localparam B_WIDTH = 8;
3 // Sumation result width should be 1 bit more than biggest widht of adder factor
4 localparam C_WIDTH = if (A_WIDTH > B_WIDTH) ? A_WIDTH + 1'b1 : B_WIDTH + 1'b1;
5
6 reg signed [A_WIDTH-1 : 0] a;
7 reg signed [B_WIDTH-1 : 0] b;
8
9 reg signed [C_WIDTH-1 : 0] c;
10 reg unsigned [C_WIDTH-1 : 0] c_unsigned;
11
12 always @(*) begin
13 c = a + b;
14 end
15
16 always @（*） begin
17 c_unsigned = {~c[C_WIDTH-1],c[C_WIDTH-2:0]};
18 end
另种方式，综合效果是一样，个人还是推荐方式一，虽然写代码时间多花一点，但是整个代码更干净整洁，后续工具检查的Warning少，便于从LOG中检查出真正位宽不匹配的点，否则有很多这种伪不匹配Warning，LOG查看会非常费劲。 另外，强调一点，代码的编写从来都不是我们集成电路设计真正的瓶颈，真正时间是用于场景分析，需要分析，数据流分析，电路实现。代码编写只是我们设计思路的映射，所以初学者切忌不要被一些语言工具厂商或者教科书忽悠，认为作集成电路就是写Verilog，花大量时间学习和记忆一些枯燥的语法，大家会从我给的Demo看到，RTL 设计实现用的Verilog 语法都非常简单。我们核心是作逻辑时序和电路实现。
