摘要：
软件环境：python3.3.4 + PyQt5 __使用py2exe打包写好的py文件__，过程如下： 在你要打包的代码文件（比如sample.py）的同文件夹建立一个python代码文件(比如setup.py)，然后在其中输入： 一些可能出现的问题： __ error: MSVCP90.dll: 阅读全文
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摘要：
软件环境：python3.3.4 + PyQt5 __使用py2exe打包写好的py文件__，过程如下： 在你要打包的代码文件（比如sample.py）的同文件夹建立一个python代码文件(比如setup.py)，然后在其中输入： 一些可能出现的问题： __ error: MSVCP90.dll: 阅读全文
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在学习使用python发邮件的过程中， 遇到了一个问题：由于测试的时候使用的是QQ邮箱，要求必须使用SSL/TLS加密，所以有了下面的代码， 结果是只打印了 done 就不再继续向下运行了。也就是代码停在了 但是如果把端口号改成587的话，又能够正常执行； google了一下，得到以下答案： 465 阅读全文
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字符 | 描述 | \ | 将下一个字符标记为一个特殊字符、或一个原义字符、或一个 向后引用、或一个八进制转义符。例如，'n' 匹配字符 "n"。'\n' 匹配一个换行符。序列 '\\' 匹配 "\" 而 "\(" 则匹配 "("。 ^ | 匹配输入字符串的开始位置。如果设置了 RegExp 对象的 阅读全文
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__转自 "python学习笔记——模块和命名空间" __ 模块（module）是Python中非常重要的一个概念，模块其实就一些函数和类的集合文件，它能实现一些相应的功能，当我们需要使用这些功能的时候，直接把相应的模块导入到我们的程序中，我们就可以使用了。这类似于C语言中的include头文件，P 阅读全文
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在项目设计初期，基于硬件电源模块的设计考虑，对FPGA设计中的功耗估计是必不可少的。 笔者经历过一个项目，整个系统的功耗达到了100w，而单片FPGA的功耗估计得到为20w左右， 有点过高了，功耗过高则会造成发热量增大，温度高最常见的问题就是系统重启，另外对FPGA内部的时序也不利， 导致可靠性下降 阅读全文
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前言： DDS：直接数字频率合成，正弦波0 2pi周期内，相位到幅度是一一对应的（这里我们使用放大后的整数幅度）。 主要思路： 个人理解，FPGA不擅长直接做数字信号计算，那样太占用片上逻辑资源，所以需要事先建立 __正弦波相位 幅度__ 表，然后在时钟下，通过相位累加并用相位作为地址索引来查询正弦 阅读全文
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楼主所在的某电子科技类大学，从宿舍楼到实验楼到图书馆办公楼，全部都有门禁，前两天突然在某安软件市场看到一个可以模拟门禁卡的 "软件" ,然而可能是我的手机系统太6了，竟然模拟不了，无奈自己动手，从根本上解决问题： 先来看 freebuf 的两篇文章： "RFID Hacking：看我如何突破门禁潜入 阅读全文
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FPGA通常工作在MHz，而串口波特率远远低于该频率(最高标准速率115200)，所以我们需要想办法生成一个滴答时钟来尽可能的接近串口波特率。这里我们用串口链路的最高速度来举例说明： 先来啰嗦一段 在典型的串口设计中,RS 232芯片通常使用1.8432MHz的时钟,因为这样比较容易生成串口的标准波 阅读全文
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相位累加器主要用在直接数字频率合成器（DDS）中，其中的几个主要的参数为输入频率fc，输出频率fo，计数器位宽N，频率控制字K（即计数器递增步长）。它们之间的关系为：fo=(fc K) / 2N,假设输入频率fc为100MHz，计数器位宽N为32，要产生1kHz的信号，则K=(fo 2N) / fc 阅读全文
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在学习FPGA的过程中，最简单最基本的实验应该就是分频器了， 同时分频器也是FPGA设计中使用频率非常高的基本设计之一， 尽管在 芯片厂家提供的IDE中集成了锁相环IP ， 如 altera 的PLL ， Xilinx ISE的DLL 或者 vivado中的clock 来进行时钟的分频，倍频以及相移 阅读全文
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