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chrispauls
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2016年3月8日
Altera_PLL 仿真
摘要: Quartus 13.0 64bit Cyclone V 输入时钟 I_GS_27M 输出时钟 OUT_PLL_CLK_74.25M testbench设置如下: `timescale 1ns/1ps`define clk_period 37037 //1000/27*1000= 37037ps 如
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posted @ 2016-03-08 09:21 chrispauls
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PCB走线延时
摘要: 大约是166ps/inch。 也即是0.17ns/25.4mm
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posted @ 2016-03-08 09:15 chrispauls
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