Altera_PLL 仿真

Quartus 13.0 64bit

Cyclone V

输入时钟 I_GS_27M

输出时钟 OUT_PLL_CLK_74.25M

testbench设置如下：

`timescale 1ns/1ps
`define clk_period 37037      //1000/27*1000= 37037ps   

如果把 `define clk_period 20 与实际输入的时钟周期不符合，仿真时PLL会锁不定。