2016年5月9日
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之fsm summary
摘要： 主要是1.不要用1段式写FSM 2.不要用状态编码写one-hot FSM ,要用索引编码写one-hot FSM。 阅读全文
posted @ 2016-05-09 09:07 CHIPER 阅读(234) 评论(0) 推荐(0) 编辑
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之全0/1/z/x的SV写法
摘要： 阅读全文
posted @ 2016-05-09 08:56 CHIPER 阅读(170) 评论(0) 推荐(0) 编辑
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之enhanced coding styles
摘要： 1.ANSI style 的代码比较紧凑。 下面规范推荐，比较好。 下面是带有parameter的module header的完整规范 一般1bit ,大家都是wire signal1 = gen_signal1_logic; 这种写法。似乎也不是直接assign signal1=gen_signa 阅读全文
posted @ 2016-05-09 08:49 CHIPER 阅读(191) 评论(0) 推荐(0) 编辑