2016年5月8日
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之fsm1各种style的timing/area比较
摘要： 整体说，一般还是用2段式，再加上output encodecd/default -X技巧。 阅读全文
posted @ 2016-05-08 22:34 CHIPER 阅读(127) 评论(0) 推荐(0) 编辑
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之output encoded style with registered outputs(Good style)
摘要： 把输出跟状态编码结合起来，即使可以省面积又是寄存器输出。但是没有讲解如何实现这种高效的编码。 阅读全文
posted @ 2016-05-08 17:08 CHIPER 阅读(135) 评论(0) 推荐(0) 编辑
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(encoded-parameter style with registered outputs不推荐但是经常有人写这样的代码)
摘要： 这样写法，不利与综合，case语句中比较也是full-vector比较。 阅读全文
posted @ 2016-05-08 13:28 CHIPER 阅读(194) 评论(0) 推荐(0) 编辑
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(index-parameter style with registered outputs)
摘要： case语句中，对于state/next 矢量仅仅做了1-bit比较。 parameter 值不是表示FSM的状态编码，而是表示state/next变量的索引。 阅读全文
posted @ 2016-05-08 13:15 CHIPER 阅读(188) 评论(0) 推荐(0) 编辑