摘要：
1,dump wave by system function $vcdpluson(level_number,module_instance,....|net_or_reg) $vcdplusoff(module_instance,...|net_or_reg)2.debug仿真时下面要考虑：1... 阅读全文
摘要：
要求： 1.describe three methods of debugging verilog code using vcs 2.invoke ucli debugger（不重要） 3.debug verilog design using ucli（不重要）debugging方式： 1.... 阅读全文
摘要：
要求： 1.complie a verilog/systemverilog design using vcs 2.simulate a verilog/systemverilog designvcs ===> c===>binary(编译之后有一个目录csrc生成)step1 : compile... 阅读全文
摘要：
1.分层的事件队列2.执行事件的队列3.仿真时间的计算4.同一层事件，无先后顺序这个点：觉得Verilog与systemVerilog比较，Verilog比较笼统，systemVerilog则比较细分。在Verilog眼中无论testbench、dut还是assertion都是code。所以先把co... 阅读全文