09 2014 档案

非memory空间有地址分配
摘要：对于非memory空间有地址分配，是由于有寄存器配置，比如AHB、APB、一些外设。 阅读全文
posted @ 2014-09-26 17:40 CHIPER 阅读(186) 评论(0) 推荐(0)
gpio/外设/控制器
摘要：1.项目中所有的外设pad都是通过GPIO与控制器相连的。比如FSHCgpioflash2.gpio类似多个 mux 集合。3.对于与gpio相连的pad具体结构可以参考模拟的文档。数字只是控制pad输入输出的方向以及电流的大小。4.debug时要弄清楚pad是输入还是输出。也就是跟gpio模块的那... 阅读全文
posted @ 2014-09-26 17:09 CHIPER 阅读(702) 评论(0) 推荐(0)
test
摘要：tst 阅读全文
posted @ 2014-09-26 16:58 CHIPER 阅读(110) 评论(0) 推荐(0)
能力不足之设计接口模块
摘要：为了亲身体会设计的时序问题，需要自己先看一些别人控制器的设计，然后自己设计。 阅读全文
posted @ 2014-09-20 17:52 CHIPER 阅读(163) 评论(0) 推荐(0)
systemverilog 之interface/timing region/program
摘要：1.connecting the testbench and the design2.verilog connection review3.systemverilog interfaces4.stimulus timing5.clocking blocks6.timing regions7.prog... 阅读全文
posted @ 2014-09-18 08:11 CHIPER 阅读(1037) 评论(0) 推荐(0)
验证debug思路之从寄存器开始
摘要：对于boot a peripherial or module 一般都是配置一系列的寄存器（有可能有时间等方便的写入读出要求）。1.确保寄存器的读写按spec要求完成。<====可以通过波形查看寄存器值是否按要求写入2.模块的启动结束会有标志flag。<====从flag为何失效开始追踪debug3.... 阅读全文
posted @ 2014-09-17 20:01 CHIPER 阅读(231) 评论(0) 推荐(0)
CVS在update时状态status
摘要：cvs update -Ad 时，terminal 会display如下：P xx.vP xx.c? xx.v? xx.cA xx.vM xx.vU xx.vC xx.v第一个字母：Ｐ　Ｕ　？　Ｃ　Ｍ　Ａ　代表意思如下：？ ====>不在CVS中A ====> 新增加（在本地增加，但还没有commi... 阅读全文
posted @ 2014-09-17 14:18 CHIPER 阅读(526) 评论(0) 推荐(0)
systemverilog之OOP
摘要：what is oopterminologyan example classdefault methods for classesstatic attibuteassigment and copyinginheritancepolymorphismwhy oop?1. helps in creati... 阅读全文
posted @ 2014-09-17 08:24 CHIPER 阅读(720) 评论(0) 推荐(0)
systemverilog(3)之Randomize
摘要：what to randomize?(1) primary input data 1024; data seedthe same seed results in the same random value(5)constraint blocksconstraint constraint_inden... 阅读全文
posted @ 2014-09-16 07:59 CHIPER 阅读(6492) 评论(0) 推荐(0)
TB平台搭建之三
摘要：有简单到复杂，可以简单的决不复杂化，事情从可控开始，即使再好的技术如果不可控最好不要用否则以后的debug可能比较麻烦。无论是搭建平台还是写复杂的case都是尽量从简单开始，不要上来复杂，否则debug起来空难，无法定位问题。如果半天还不能解决问题就直接请教懂的人。 阅读全文
posted @ 2014-09-15 19:09 CHIPER 阅读(289) 评论(1) 推荐(0)
嵌入式之：Linux下文件编译过程
摘要：本文主要三个部分：1.GNU GCC简介 2.C/C++交叉编译器arm-elf-gcc 3.make文件，用于工程管理部分一：GNU GCC简介： 该编译器基本功能： （1）输出预处理后的文件（展开头文件和替换宏）（2）输出.s的汇编文件（3）输出二进制目标文件（4）输出.o可执行文件 （5）转换... 阅读全文
posted @ 2014-09-15 13:44 CHIPER 阅读(798) 评论(0) 推荐(0)
嵌入式之：任务调度
摘要：任务调度有三种方式：不可抢占式调度、可抢占式调度、时间片轮转调度 1.不可抢占式调度： 一个任务一旦获得CPU就独占CPU运行，除非由于某种原因，它决定放弃CPU的使用权。 2.可抢占式调度： 对于有优先级的任务之间，当低优先级的任务正执行时，高优先级的任务可以抢占CPU资源。 3.时间片轮转调... 阅读全文
posted @ 2014-09-15 11:21 CHIPER 阅读(916) 评论(0) 推荐(0)
CVS使用之：先update后commit
摘要：vcs在进行版本管理时： 1.如果添加新文件 cvs add directory_name/filename cvs commit directory_name/filename 2.如果修改文件 cvs update filename cvs commit filename 3.比较版本差异或者查... 阅读全文
posted @ 2014-09-15 10:48 CHIPER 阅读(3136) 评论(0) 推荐(0)
C++代码学习之一：组合模式例子
摘要：1 #include"AbstractFile.h" void AbstractFile::add(AbstractFile*) 2 { 3 } void AbstractFile::remove() 4 { 5 } void AbstractFile::display() 6 { 7... 阅读全文
posted @ 2014-09-14 21:12 CHIPER 阅读(400) 评论(0) 推荐(0)
verilog RTL 编程实践之五
摘要：How to build and test a module1.test have: generate 、stimulus 、check 、respose2.only one monitor can be active at any time3.$finish VS $finish(2) $fini... 阅读全文
posted @ 2014-09-14 10:22 CHIPER 阅读(1098) 评论(0) 推荐(0)
verilog RTL编程实践之四
摘要：1.verilog平时三个级别： 1.gate level: and or not xor 2.RTL level: reg comb seq 3.behavior:+ – * /2.system tasks 1.system tasks必须procedures（always/ initial/ t... 阅读全文
posted @ 2014-09-13 21:53 CHIPER 阅读(613) 评论(0) 推荐(0)
TB平台搭建之二
摘要：主要想记录关于debug问题： 一般我会1.定位问题所在位置比如使能信号错误、地址读写错误、数据流pipeline错误...。 2.首先看问题的源头（对应信号）是否还正确，比如出现XX要查看她的第一级驱动是否仍然有XX。 3.再查看问题的最近一级的信号（即她的... 阅读全文
posted @ 2014-09-13 17:52 CHIPER 阅读(220) 评论(0) 推荐(0)
VNC远程登录端使用经验之一
摘要：1.vnc/xmanager都是经常用的远程登录软件。vnc有个缺点就是他的进程不会自动退出比如如果开了PID1再去开PID2...PIDn。那么前面的PIDn-1个进程就会一直运行如果不手动kill 掉。如果~/.vnc目录中有很多xx.pid说明有对应的pid号进程全部在运行。2.设置vnc可以... 阅读全文
posted @ 2014-09-13 13:20 CHIPER 阅读(321) 评论(0) 推荐(0)
TB平台搭建之一
摘要：最近在搭建公司的testbench，主要有一下总结： 1.TB主要有两部分：部分一，软件部分主要用C写的，她的作用是写硬件的驱动（其实就是让核的外围设备可以正常工作或工作到特定的环境上）甚至有可能写整个系统的bootloader(嵌入式)。部分二，verilog或systemverilog... 阅读全文
posted @ 2014-09-13 13:11 CHIPER 阅读(458) 评论(0) 推荐(0)
能力不足之 根据时序图转化为Verilog代码
摘要：不能够把时序图看的非常透彻，然后把时序图写成Verilog代码，有时候甚至搞不清楚信号之间的时序关系。 阅读全文
posted @ 2014-09-10 18:04 CHIPER 阅读(1420) 评论(0) 推荐(0)
Verilog之语句位置
摘要：1.if语句、case语句必须放在always过程语句块中。2.verilog的系统函数比如：$display/$monitor必须放在initial 过程语句块中。这点尚为理解为何，但必须这样用。 明明不是，initial语句块仅仅执行一次吗？可是$monitor等函数会执行好多次的。 阅读全文
posted @ 2014-09-05 01:21 CHIPER 阅读(415) 评论(0) 推荐(0)