soc design - 随笔分类 - CHIPER

分析setup/hold电气特性从D触发器内部结构角度

摘要：上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，低有效; D是信号输入端,Q信号输出端;这里先说一下D触发器实现的原理：(假设S和R信号均为高,不进行置位和清零操作)CP=0时: G3和G4关闭，Q3和Q4输出为’1’。那么G5和G6打开，Q5=D,Q6= 阅读全文

posted @ 2016-09-16 19:00 CHIPER 阅读(2793) 评论(1) 推荐(0) 编辑

DC84问

摘要：1.1 什么是DC?DC(Design Compiler)是Synopsys公司的logical synthesis工具，它根据design description和design constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如HDL、Schematics、Netli 阅读全文

posted @ 2016-09-02 14:08 CHIPER 阅读(449) 评论(0) 推荐(0) 编辑

dmac rtl

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posted @ 2016-08-08 22:24 CHIPER 阅读(2) 评论(0) 推荐(0) 编辑

fshc rtl

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posted @ 2016-08-08 22:03 CHIPER 阅读(1) 评论(0) 推荐(0) 编辑

lacc rtl之top

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posted @ 2016-06-25 11:40 CHIPER 阅读(2) 评论(0) 推荐(0) 编辑

lacc rtl 之 reg.v

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posted @ 2016-06-25 00:32 CHIPER 阅读(1) 评论(0) 推荐(0) 编辑

lacc rtl 之FIFO

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posted @ 2016-06-25 00:11 CHIPER 阅读(3) 评论(0) 推荐(0) 编辑

综合脚本

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posted @ 2016-06-24 23:16 CHIPER 阅读(1) 评论(0) 推荐(0) 编辑

uart bug记录

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posted @ 2016-05-24 13:15 CHIPER 阅读(7) 评论(0) 推荐(0) 编辑

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之fsm summary

摘要：主要是1.不要用1段式写FSM 2.不要用状态编码写one-hot FSM ,要用索引编码写one-hot FSM。阅读全文

posted @ 2016-05-09 09:07 CHIPER 阅读(234) 评论(0) 推荐(0) 编辑

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之全0/1/z/x的SV写法

摘要：阅读全文

posted @ 2016-05-09 08:56 CHIPER 阅读(171) 评论(0) 推荐(0) 编辑

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之enhanced coding styles

摘要：1.ANSI style 的代码比较紧凑。下面规范推荐，比较好。下面是带有parameter的module header的完整规范一般1bit ,大家都是wire signal1 = gen_signal1_logic; 这种写法。似乎也不是直接assign signal1=gen_signa 阅读全文

posted @ 2016-05-09 08:49 CHIPER 阅读(191) 评论(0) 推荐(0) 编辑

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之output encoded style with registered outputs(Good style)

摘要：把输出跟状态编码结合起来，即使可以省面积又是寄存器输出。但是没有讲解如何实现这种高效的编码。阅读全文

posted @ 2016-05-08 17:08 CHIPER 阅读(135) 评论(0) 推荐(0) 编辑

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(encoded-parameter style with registered outputs不推荐但是经常有人写这样的代码)

摘要：这样写法，不利与综合，case语句中比较也是full-vector比较。阅读全文

posted @ 2016-05-08 13:28 CHIPER 阅读(194) 评论(0) 推荐(0) 编辑

paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(index-parameter style with registered outputs)

摘要：case语句中，对于state/next 矢量仅仅做了1-bit比较。 parameter 值不是表示FSM的状态编码，而是表示state/next变量的索引。阅读全文

posted @ 2016-05-08 13:15 CHIPER 阅读(188) 评论(0) 推荐(0) 编辑

paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 standard verilog FSM conding styles(三段式)

摘要：Three always block style with registered outputs(Good style) 阅读全文

posted @ 2016-05-07 12:58 CHIPER 阅读(386) 评论(0) 推荐(0) 编辑

paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 FSM Coding Goals

摘要：1.the fsm coding style should be easily modifiable to change state encoding and FSM styles. FSM 的的状态编码和风格易于改变 2.the coding style should be compact. 代阅读全文

posted @ 2016-05-07 11:32 CHIPER 阅读(366) 评论(0) 推荐(0) 编辑

paper:基于verilog HDL 的高速可综合FSM设计

摘要：1.寄存器输出型状态机 VS 组合逻辑输出型状态机 2.状态编码方法这块讲的不好，也比较少。 3.系统设计中模块划分的指导性原则阅读全文

posted @ 2016-05-07 01:24 CHIPER 阅读(339) 评论(0) 推荐(0) 编辑

设计经验（lacc）

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posted @ 2016-05-05 19:23 CHIPER 阅读(9) 评论(0) 推荐(0) 编辑

设计能力提高(交流记录)

摘要：1.多看别人写的rtl设计 2.多看sunburst paper 3.多看dc文档，有很多设计注意事项 4.写完代码dc，检查设计意图是否一致 5.学习各种总线协议 6.计算机体系结构 cache 处理器 7.算法 8.cdc clock reset 阅读全文

posted @ 2016-03-05 21:55 CHIPER 阅读(385) 评论(0) 推荐(0) 编辑

专注低功耗设计（2016）

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