摘要: congestion为绕线拥塞导致的,一般是存在两种情况 1,PG太密了 2,存在高密度区域的cell place 3,channel congestion 4,High Pin Density Congestion:此种congestion多发生于多pin cell集中的区域。下图展示了两种常见的 阅读全文
posted @ 2024-10-10 14:28 chippeace 阅读(6) 评论(0) 推荐(0) 编辑
摘要: 首先查看一下两者的定义: 1,时钟不确定性(Clock Uncertainty):是指在给定时间点上,某个时钟信号可能存在的不确定性范围。它通常是由于信号传播延迟、设备响应时间、时钟抖动等导致的。这种不确定性关注的是在做出时间测量时,设备时间值的准确性和可靠性。uncertainty = jitte 阅读全文
posted @ 2024-10-10 14:18 chippeace 阅读(28) 评论(0) 推荐(0) 编辑
摘要: clock ndr一般会使用2W2S或者3W3S,那么是为什么呢? 在clock的signal是非常重要(高翻转)且脆弱的信号,容易受到SI等的干扰,所以要进行NDR(特殊处理)。 增大W(width)是为了提高抗EM的能力,因为时钟的翻转频率很高,驱动很大,容易有EM问题。 增大S(spacing 阅读全文
posted @ 2024-10-10 11:16 chippeace 阅读(19) 评论(0) 推荐(0) 编辑
摘要: 针对max transition的本质是驱动能力不足 那么解决问题的方式就带来了两种: 1,增加驱动能力 2,减小驱动后面的load 针对1,可通过size cell来增加驱动能力 针对2,通过减小load来解决,常见的是减小net的长度或者在net中间加buff(减小load cap);如果在dr 阅读全文
posted @ 2024-10-10 11:06 chippeace 阅读(23) 评论(0) 推荐(0) 编辑
摘要: PR工具使用TIE cell的前提条件: 1,DC后的netlist中自带TIE CELL或者存在1‘b0,1'b1这种接0或者接1的代码 2,在place阶段设置 set_dont_touch [get_lib_cells */TIE01*] false(在place阶段对TIE cell可进行优 阅读全文
posted @ 2024-09-04 13:43 chippeace 阅读(41) 评论(0) 推荐(0) 编辑
摘要: PS:总忘记换算单位,记录一下 频率:200M=200*10^8 周期:1/200M=0.005*10^-8=5*10^-6=5ns 阅读全文
posted @ 2023-06-16 14:15 chippeace 阅读(45) 评论(0) 推荐(0) 编辑
摘要: RedHawk学习 1:RedHawk的流程和文件配置 RedHawk在数字后端流程中使用的位置 RedHwak Flow RedHwark支持的几种功率分析: .平均循环电流的静态(IR)电压降.最坏情况下开关电流的动态电压降.电迁移分析.关键路径和时钟树影响 Static IR Drop Ana 阅读全文
posted @ 2022-10-21 09:57 chippeace 阅读(1668) 评论(0) 推荐(1) 编辑
摘要: startRC的使用前提: PR阶段已经输出相应的verilog、gds ICC命令: write_verilog -macro_definition -no_physical_only_cells ./filename/verilog_name.v -macro_definition为软宏编写模块 阅读全文
posted @ 2022-07-21 15:49 chippeace 阅读(658) 评论(0) 推荐(0) 编辑