verilog-模块的概念

模块的结构：(一笔带过)

　　module 模块名  ();

　　..............

　　endmodule 这没有分号

模块的调用：(或称为模块的实例化，讲的是一个意思)

　　模块名  <参数列表>  实例名(...);

这里主要想让大家思考这样一个问题，模块在整个系统中有什么作用？

　　每个.v程序都是以module开始......endmodule结束的一段程序

　　模块的实际意义是代表硬件电路上的逻辑实体

　　每个模块都实现特定的功能

　　模块之间是并行执行的

　　模块的描述方式有：数据流建模、行为建模、结构建模！(下面讲的详细些，刻意区分哪种建模，没有什么意义)

　　　　(http://training.eeworld.com.cn/TI/video/1242)

　　　　(https://blog.csdn.net/a8039974/article/details/43635257)

　　在做模块划分时，通常会有这样情景，某个模块中包含了一个或多个子模块，Verilog通过调用模块的方式，实现了子模块和高层模块的连接！这样一个模块可以小到很小，一个模块也可以大到很大（一滴水，两滴水......一片海）！有的地方这样讲：模块是分层的，高层模块通过调用底层模块的实例，来实现复杂的功能！讲的是一个意思

　　各个模块连接成整个系统需要一个顶层模块