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我爱茜茜公主
纸上得来终觉浅,绝知此事要躬行!
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verilog
verilog书写规范
摘要:b站、学堂在线 待完善 vectors向量 [ ] 行为级描述的基本结构 always、initial 组合逻辑用 = 时序逻辑用 <=
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2021-03-04 19:48
我爱茜茜公主
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verilog if case注意的地方
摘要:1、if 是否忘了else 2、case 是否忘了default
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2021-03-04 19:32
我爱茜茜公主
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verilog-模块的概念
摘要:模块的结构:(一笔带过) module 模块名 (); .............. endmodule 这没有分号 模块的调用:(或称为模块的实例化,讲的是一个意思) 模块名 <参数列表> 实例名(...); 这里主要想让大家思考这样一个问题,模块在整个系统中有什么作用? 每个.v程序都是以mod
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2020-03-19 10:34
我爱茜茜公主
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一呢,作为一个展示自己的平台
二呢,记录学习过程、工作中遇到问题及解决方法
三呢,通过亲身实践经历,帮助遇到问题寻找解决方法的人
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