2016年2月12日
understanding of Pipe line & Timing Logic
摘要： ///////////////////////////////////////////////////////////////////////////////// module vlg_add(input clk,output [7:0]a,output [7:0]b,output [7:0]c,o 阅读全文
posted @ 2016-02-12 10:14 pengdada 阅读(170) 评论(0) 推荐(0) 编辑