随笔分类 - FPGA
摘要：虽然临近考试，还是偷着时间把DDS的初级操作给搞定了，O(∩_∩)O哈哈哈。从搞清理论原理，到下载调试出波形，还真费了点功夫。 这也算从VHDL转战verilog的第一仗吧，把模块化设计小过了把瘾，嘿嘿…… 不管这能不能算个项目，但我还是在短时间内弄出来了，至于细节问题还有功能加强，考试之后再说喽！ 首先还是要理清DDS中的理论计算关系，好的设计总是靠些理论的，呵呵。以输出信号为正弦信号为...
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摘要：一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。 比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时， 由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。 分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以...
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摘要：slack 的值通常用来表示设计是否满足时序要求。同样有setup slack 和 hold slack ，如果slack 的值为正，则表明设计可以满足setup / hold time 要求，反之不满足。 Setup slack = Data Required Time（setup） - Data Arrival Time 若setup slack 为正，表示Data Required ...
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摘要：首先要理解两个概念：launch edge 和 latch edgelaunch edge 是源寄存器发送数据的时钟沿，是时序分析的起点。latch edge是目的寄存器捕获数据的时钟沿，是时序分析的终点。如图示，源寄存器在0ns时发送数据，目的寄存器在5ns时采样数据，两者刚好相差一个时钟周期。Data Arrival Time ：从launch edge开始，data实际到达Reg2 D端的时间。Clock Arrival Time : 从latch edge 开始，时钟实际到达Reg2 时钟输入端的时间。相关时序图为：Data Arrival Time = Tclk1 + Tco + T
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摘要：Quartus II中的时序分析为静态时序分析，即STA（static timing analysis）。STA分析的对象是同步逻辑电路，通过路径计算延迟的总和，分析时序间的相对关系。业界最流行的分析工具是Primetime，此系列以Altera 的Quartus 为基础的。STA主要就是分析fmax、tsu、th、tco这几个参数。这些参数的定义如下： fMAX : 在不违反内部建立(tSU) 和保持(tH) 时间要求时，可以达到的最大时钟频率。它是时序分析中最重要的指标，综合表现所设计时序的性能。 tSU : 触发器的时钟沿到来之前，输入数据或使能信号稳定不变的最小时间间隔，如果不满足，数
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摘要：Signal Tap II有助于观察逻辑内部信号行为，可使不借助外部设备进行设计调试。（当然使用的前提条件是有硬件平台）Signal Tap II ELA 组成框图采样获得的数据会存储在器件的存储器块中，通过JTAG下载线可以把数据传回Quartus 中进行波形显示。 可以设置数据采集缓冲器（Buffers）的大小、数据采集方式和存储方式、以及此Buffer的存储器类型。 可以在一片FPGA上生成多个ELA，这一功能非常适合在设计中为每个时钟域配备一个分析仪。 ELA可以计算每个实例用到的逻辑资源和存储器资源，并显示在实例管理器中。要使用Signal Tap II ELA，必须对其进行配置：1
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