I/O Structure & Features --I/O结构(3)

   高级I/O标准支持

表2-17给出了Cyclone II器件支持的I/O标准以及支持这些标准的I/O引脚。

 Notes：

      1 为了驱动高于VCCIO少于4.0V的输入，要禁用PCI钳位二极管并在Quartus II软件中启用Allow LVTTL and LVCMOS input levels to overdrive input buffer选项。

     2  这些引脚支持SSTL-18等级II 和1.8V HSTL及1.5V HSTL等级II 输入

     3  PCI-X在线性区域不满足曲线IV要求，顶部和底部的I/O引脚无可用的PCI钳位二极管。

     4  伪差分HSTL和SSTL输出使用两个单端输出，其中第二个输出被编程为反相。伪差分HSTL和SSTL输入把差分输入当做两个单端HSTL和SSTL输入对待并只对其中一个译码。

    5   这个I/O标准在这个I/O引脚上不支持

    6   这个I/O标准只在专用引脚上支持

    7   PLL_OUT不支持差分SSTL-18等级II 和差分1.8V和1.5V的HSTL等级II标准

    8   mini-LVDS和RSDS只在输出管脚支持

    9   LVPECL 只在时钟输入管脚上支持

 

高速差分接口

    Cyclone II 器件可以通过LVDS信号分别以高达640Mbps和805Mbps的数据率发送和接受数据。对于LVDS发送器和接受器，Cyclone II器件的输入输出管脚通过内部逻辑支持串行化和反串行化功能。

      低摆幅差分信号（RSDS）和mini-LVDS标准是LVDS标准的衍生。RSDS和mini-LVDS I/O标准的电气特性和LVDS相似，但是有一个更小的电压摆幅因而提供了更高的功率效益和更低的电磁干扰（EMI）。Cyclone II器件在数据率高达311Mbps的发送器上支持RSDS和mini-LVDS  I/O标准。

     每个I/O组的管脚子集（在列和行上）支持高速I/O接口。双用LVDS管脚，需要在发送器通道加外部电阻网络，除开接收器通道上的100Ω的终端电阻之外。这些管脚不包含专用的序列化和反序列化电路。所以，由内部逻辑执行串行化和反串行化功能。

Cyclone II 引脚表列出了支持高速I/O接口的管脚。每个器件支持的LVDS通道数由表2-18列出

   Note：第一个数字代表双向I/O管脚数，括号中的数字包含了只能用作输入的专用时钟管脚输入对。

      你可以在Cyclone II器件中使用I/O管脚和内部逻辑实现一个高速I/O收发器。Cyclone II器件没有专用的串行化和反串行化电路。所以，移位寄存器、内部PLLs和IOEs会被用来在数据输入时实现串转并功能，在数据输出时实现并转串功能。

      提供给收发器的最高内部时钟频率为402.5MHZ。最高805Mbps的数据输入和640Mbps的数据输出只能使用DDIO寄存器来实现。LVDS标准不需要一个输入基准电压，但是在输入缓冲器的两个信号之间需要一个100Ω的终端电阻。而在发送器这边需要一个外部电阻网络。

 

串行片内匹配

      片内匹配有助于防止反射和保持信号完整性。这也最大限度地减少了球栅阵列封装（BGA）高引脚数的外部电阻需求。Cyclone II器件提供了I/O驱动的片内阻抗匹配和单端输出及双向管脚的片内串行匹配。Cyclone II器件支持驱动器和传输线之间的阻抗匹配，当用到输出驱动器的时候典型值为25Ω或50Ω，片内匹配把输出驱动器阻抗设置为25Ω或50Ω。Cyclone II器件也支持SSTL-2和SSTL-18标准的I/O驱动器的串行匹配（Rs=50Ω）。表2-19列出了I/O标准支持的阻抗匹配和串行匹配。 

Note：

  1、 支持条件是VCCIO = VCCIO ±50 mV.

  2、 RS是标称值，实际阻抗会随过程、电压和温度条件变化。

       注意： 推荐的操作频率范围有待硅表征。

      所有I/O组支持片内串行匹配，VCCIO和VREF必须适合所有I/O管脚以能启用所给I/O组的片内串行匹配。支持不同RS值的I/O标准可以置于相同I/O组中，只要它们的VCCIO和VREF不会混淆。

       注意： 使用片内串行匹配时，可编程驱动强度不可用。

      使用输出驱动器的的能力可以实现阻抗匹配，且有一定程度的取决于过程、电压和温度的变化。实际容差有待硅表征。