O结构(2)

外部存储器接口

Cyclone II 器件支持很多外部存储器接口，比如SDR SDRAM、DDR SDRAM、DDR2 SDRAM和QDRII SRAM等外部存储器。Cyclone II器件具有专用高速接口，可以使外部存储器间的数据传输率，在DDR和DDR2 SDRAM器件间可高达167MHZ/333MHZ，在QDRII SRAM间可高达167MHZ/667MHZ。可编程DQS延迟链允许你微调输入时钟的相移或者在需要获取数据时以选通正确对齐的时钟边沿。

Cyclone II器件中所有I/O组支持SDR和DDR SDRAM存储器，高达167MHZ/333MHZ的性能。所有I/O组以 *8/*9 或 *16/*18 的DQ总线模式支持DQS信号。表2-14给出了Cyclone II器件支持的外部存储器接口。

Notes：

1、用到时钟延迟控制电路设计的数据传输速率

2、 Cyclone II器件的所有I/O 组支持这一I/O标准

3、只有Cyclone II器件顶部和底部的I/O组支持这一I/O标准

4、为达到最高性能，Altera建议使用1.8V的HSTL I/O标准以得到更高的I/O驱动强度。QDRII SRAM器件也支持1.5Ｖ的HSTL I/O标准。

Cyclone II器件使用数据（DQ）、数据选通（DQS）和时钟管脚和外部存储器接口。图2-26展示了 *8/*9 模式下的DQ和DQS管脚

Notes：

1、每个DQ组由一个DQS管脚、DM管脚和多达九个DQ管脚组成。

2、这是一个理想化的引脚布局。实际的引脚布局请参考引脚表。

Cyclone II器件只是数据选通或在DDR和DDR2 SDRAM中用到的读时钟信号（DQS）。Cyclone II器件可以使用双向数据选通或单向读时钟。Cyclone II器件的专用外部存储器接口也有可编程延迟电路，可以把传入的DQS信号转变到数据窗口内中心对齐的DQS。 DQS信号总是和一组数据管脚（DQ）相关，相移DQS信号驱动用来同步内部LE寄存器上DQ信号的全局时钟网络。

表2-15给出了每个器件的DQ管脚组的数量

Note：

1、数字是初步的

2、144引脚TQFP封装的EP2C5和EP2C8器件在I/O组1中没有任何DQ管脚。

3、由于可用时钟资源，只能实现总共6组DQ/DQS

4、由于可用时钟资源，只能实现总共14组DQ/DQS

5、*9 DQS/DQ组也可以当做*8 DQS/DQ组用；*18 DQS/DQ 组也可当做*16DQS/DQ组用。

6、为实现QDRI，如果你把D端（写数据）连接到Cyclone II的DQ管脚，则总的可用的*9 DQS/DQ和*18 DQS/DQ组是表2-15给出的一半。

你可以使用任何DQ引脚用作Cyclone II器件内的奇偶校验引脚。Cyclone II器件在 *8/*9 和 *16/*18 模式下都支持奇偶校验。每8位数据引脚有一位可用奇偶校验位。

在写数据到DDR SRAM和DDR2 SRAM器件时会用到数据屏蔽管脚（DM）。DM管脚上的低电平表示写有效，如果DM信号为高，存储器就会屏蔽DQ信号。在Cyclone II器件中，DM引脚已被分配和首选引脚。每组DQS和DQ信号需要一个DM引脚。

当用Cyclone II I/O组与DDR存储器接口时，至少需要一个带两个时钟输出的PLL来产生系统时钟和写时钟。系统时钟被用来同步DQS写信号、命令和地址。从系统时钟相移-90°的写时钟可以用来同步写期间的DQ信号。

图2-27是通过专用电路从I/O到逻辑阵列的DDR SRAM接口

可编程驱动强度

每个Cyclone II器件的I/O管脚的输出缓冲器有一个可编程驱动强度，以一定I/O标准进行控制。LVTTL、LVCMOS、SSTL-2等级I和II、SSTL-18等级I和II、HSTL-18等级I和II 和SHTL-1.5等级I和II标准有几个等级的可控制的驱动强度。使用最低设置提供信号摆率控制，以降低系统噪声和信号过冲。表2-26显示了驱动强度控制I/O标准的可能设置。

Note：

Quartus II软件中的默认电流是每个I/O标准的最高设置。

开漏输出

Cyclone II器件给每个I/O引脚提供了一个可选择的开漏（等效于一个集电极开路）输出。开漏输出可使器件提供可由几个器件断言的系统级控制信号（也就是中断和写使能信号）。

摆率控制

摆率控制通过使用可编程输出驱动强度实现。

总线保持

每个Cyclone II器件的用户I/O管脚提供可选择的总线保持功能。总线保持电路可以一个I/O管脚上最后驱动状态的信号。因为总线保持功能会保持引脚的最后驱动状态直到下个输入信号出现，所以当总线为三态时保持信号水平，外部上拉电阻或下拉电阻是没有必要的。

总线保持电路会把未驱动引脚拉离输入阈值电压，在这个电压值时噪声会造成意想不到的高频开关。你可以单独为每个I/O管脚选择这个功能。总线保持输出驱动不能高过VCCIO，以防止过驱信号。

注意：如果总线保持功能被启动，器件就不可以使用可编程上拉选项。当I/O引脚被配置成差分信号时，总线保持功能就会被屏蔽。总线保持电路不可用于专用时钟管脚。

总线保持电路只有在配置后才有效。当进入用户模式时，总线保持电路会获取在配置最后时刻的管脚上的值。

总线保持电路使用一个标称值（RBH）约为7KΩ的电阻把信号水平拉到最后驱动状态。可以参考Cyclone II Device Handbook的第一卷的DC Characteristics & Timing Specifications章节来了解，每个通过电阻驱动的VCCIO电压水平的特定维持电流和用来确认下个驱动的输入水平的过驱电流。

可编程上拉电阻

在用户模式下，每个Cyclone II器件I/O引脚提供了一个可选的可编程上拉电阻。如果你启用一个I/O引脚的这一功能，上拉电阻（典型值是25KΩ）会使输出保持在输出管脚组的VCCIO水平。

注意：如果可编程上拉电阻功能启动，那么器件不可以使用总线保持功能。在专用配置、JTAG和专用时钟管脚上不支持可编程上拉电阻。