Embedded Multiplier ---嵌入式乘法器

      Cyclone II 器件有为乘法功能密集的数字信号处理(DSP)函数优化了的嵌入式乘法器块，比如有限脉冲响应滤波器(FIR)、快速傅里叶变换函数(FFT)和离散余弦变换函数(DCT)。根据应用需要，可以在两种基本操作模式之一中使用嵌入式乘法器：

■     一个18位乘法器

■     两个独立9位乘法器

      18*18和9*9嵌入式乘法器在使用输入输出寄存器时，都可以在高达250MHZ频率下工作(最快速度等级)。每个Cyclone II 器件有一到三个嵌入式乘法器列，可以有效实现乘功能。一个嵌入式乘法器跨越一个LAB行的高度。

 表2-10给出了每个Cyclone II器件内嵌入式乘法器数量以及可以实现的乘法器数：

 注：每个器件的乘法器总数不是所有乘法器的总和。(即9*9不能和18*18叠加)

 

嵌入式乘法器由以下单元组成：

■      乘法器块

■     输入输出寄存器

■     输入输出接口

图2-18展示了乘法器块的结构：

 

      每个乘法器的操作数可以是一个独特的符号或无符号数，signa和signb这两个信号分别控制每个操作数的类型。signa 信号为逻辑1时表示A是一个符号数，为逻辑0时表示A是一个无符号数。表2-11给出了操作数的符号组合和乘法结果的符号关系。当操作数中有任一为符号值时则乘法结果是符号数。

      每个专用乘法器只有一个signa和一个signb信号，所以输入到同一专用乘法器的所有A数据必须是相同符号属性，B输入与此相同。在运行时间中，信号signa和signb可以被动态改变来改变输入操作数的符号属性。乘法器为任何符号属性的操作数提供了全精度操作，并且通过位于输入寄存器阶段的专用寄存器可以寄存操作数。

 

乘法器模式

 表2-12总括了嵌入式乘法器的不同工作模式：

Table   2-12. Embedded Multiplier Modes
乘法器模式	描述
18 位乘法器	嵌入式乘法器可以被配置成一个的操作数宽达18位的18*18乘法器，所有18位乘法器的输入和结果可以被独立寄存。乘法器操作数可以是符号整型、无符号整型或者两者的组合。
9位乘法器	嵌入式乘法器可以配置成两个独立的操作数宽达9位的9*9乘法器，两个9位乘法器的输入和结果可以独立寄存。乘法器的操作数可以是符号整型、无符号整型或者两者的组合。在同一乘法器内，只有一个singa信号控制两个数据A输入的符号属性，对B也是如此。

嵌入式乘法器路由接口

来自相邻LABs的R4、C4和直接链连互连驱动嵌入式乘法器行接口互连。嵌入式乘法器可以通过这些行资源和左边或右边的LABs通信，或者通过列资源和左边或者右边的LAB列通信。来自左相邻的LABs高达16位直接链连输入可以连接到嵌入式乘法器，另外16位来自右相邻LAB。嵌入式乘法器输出通过每一18位直接链连互连可以连接左右LABs。

 图2-19 展现了嵌入式乘法器到逻辑阵列的接口 

      有5个动态控制输入信号进入到嵌入式乘法器：signa、signb、clk、clkna和aclr。其中，signa和signb可以被寄存来匹配数据信号输入路径，同样的clk、clkena和aclr信号进入到一个嵌入式寄存器内的所有寄存器。