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xilinx AXI相关IP核学习 1.阅读PG044 （1）AXI4‐Stream to Video Out Top‐Level Signaling Interface （2）AXI4‐Stream to Video Out Connectivity （3）Interlace Signals on 阅读全文
posted @ 2017-06-19 14:55 沉默改良者 阅读(2434) 评论(0) 推荐(1) 编辑
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使用Vivado的block design (1)调用ZYNQ7 Processing System （2）配置ZYNQ7系统 （3）外设端口配置 根据开发板原理图MIO48和MIO49配置成了串口通信。 （4）串口波特率的配置 （5）关于AXI总线的配置 （6）时钟配置界面 这里可以配置ZYNQ系 阅读全文
posted @ 2017-06-19 14:30 沉默改良者 阅读(20436) 评论(0) 推荐(0) 编辑
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HDMI初识 1.阅读文档xapp1287 (1) KC705 HDMI Reference Design Block Diagram (2) KC705 HDMI Reference Design Clock & Datapath Diagram (3)HDMI Reference Design 阅读全文
posted @ 2017-06-15 15:46 沉默改良者 阅读(727) 评论(0) 推荐(0) 编辑
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Vivado简单调试技能 1.关于VIO核的使用 首先配置VIO核： 配置输入输出口的数量5,5 配置输入口的位宽 配置输出口位宽和初始值。 例化与使用： 一定要注意的是，准确给定这个核的时钟，probe_in端口目前还不知道怎么用，只使用了probe_out端口。使用场景就是让这个核输出某个数值到 阅读全文
posted @ 2017-06-08 19:08 沉默改良者 阅读(5902) 评论(3) 推荐(1) 编辑
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阅读《7 Series FPGAs GTX/GTH Transceivers User Guide》 1.GTX在XC7K325T芯片内的排列 2.参考时钟的配置 在GTXE2_COMMON模块中就有如下时钟信号线。 3.GTXE2_CHANNEL关于CPLL时钟的配置 关于CPLLREFCLKSE 阅读全文
posted @ 2017-05-25 19:28 沉默改良者 阅读(1941) 评论(0) 推荐(1) 编辑
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使用vivado将bit文件转化为mcs文件 1.在Tcl Console中运行脚本： write_cfgmem -force -format MCS -size 64 -interface spix1 -checksum -loadbit "up 0x0 E:/workshop/gtx_sdi_w 阅读全文
posted @ 2017-05-23 13:42 沉默改良者 阅读(2862) 评论(0) 推荐(0) 编辑
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SDI视频采集过程 GTP收发模块为视频采集系统的核心部分，包含发送和接收，完成对信号的解串和串码。并且HD-SDI信号中并非所有的信号都是有效视频信号，这部分功能由数据分析模块实现，并将提取出来的有效视频信号存于RAM中，数据变换模块完成对信号模式的转换。 SDI信号经过GTP的接收，然后传给SD 阅读全文
posted @ 2017-05-12 10:31 沉默改良者 阅读(1402) 评论(0) 推荐(0) 编辑
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关于vivado xdc文件时钟约束的初识 1.Primary Clocks(主时钟) 然而，对于比较复杂的时钟： 2.某个模块采用的主时钟（比如说GT） 3.时钟分频 4.复杂一点的时钟描述 5.XDC文件的命令 阅读全文
posted @ 2017-05-11 18:43 沉默改良者 阅读(13114) 评论(0) 推荐(0) 编辑
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Xilinx FPGA开发环境vivado使用流程 1.启动vivado 2016.1 2.选择Create New Project 3.指定工程名字和工程存放目录 4.选择RTL Project 5.选择FPGA设备 6.工程创建完成后 7.开始编写verilog代码 第一步：点击Add Sour 阅读全文
posted @ 2017-05-10 18:31 沉默改良者 阅读(12278) 评论(0) 推荐(1) 编辑
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GTX_SDI搭建流程 1.GTX wrapper 因为顶层的GTX wrapper在实际的SDI工程中用不到，我们只是需要GTX wrapper模块中的部分文件。因此，在SDI工程中，我们并不需要生成GTX wrapper，应对办法是，新建一个工程，生成GTX wrapper，然后提取出我们所需要 阅读全文
posted @ 2017-05-10 11:49 沉默改良者 阅读(1470) 评论(3) 推荐(1) 编辑
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SDI core端口说明 本文基于赛灵思的官方文档以及自己的理解： 1.生成SDI core 2.得到SDI core的顶层文件，并对每个端口做出解释 对其中的个别信号解释以及解码： rx_t_family: rx_t_rate: rx_edh_errcnt_en: 3.SDI接收操作 4.SDI接 阅读全文
posted @ 2017-05-09 14:06 沉默改良者 阅读(1099) 评论(0) 推荐(0) 编辑
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Vivado中ILA的使用 1.编写RTL代码 其中需要说明的是(* keep = "TRUE" *)语句的意识是保持cnt信号不被综合掉，方便以后的调试，是否可以理解为引出这个寄存器信号。 2.加入ILA核 3.配置ILA核 需要配置的参数主要有三个：1.Component Name,组件的名字， 阅读全文
posted @ 2017-05-08 18:33 沉默改良者 阅读(14011) 评论(0) 推荐(1) 编辑
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SDI初识 SDI接口，即“数字分量串行接口（Serial Digital Interface）”。按照速率可以分为： 标准清晰度SD-SDI，速率为270Mb/s; 高清标准HD-SDI，速率为1.485Gb/s; 3G-SDI,速率为2.97Gb/s。 人们常在SDI信号中嵌入数字音频信号，即将 阅读全文
posted @ 2017-05-04 10:17 沉默改良者 阅读(746) 评论(0) 推荐(0) 编辑
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BeautifulSoup库children(),descendants()方法的使用 示例网站：http://www.pythonscraping.com/pages/page3.html 网站内容： 网站部分重要源代码： 1.children()方法的使用 运行得到的结果为： 根据文章中的字面意 阅读全文
posted @ 2017-04-18 00:33 沉默改良者 阅读(5529) 评论(3) 推荐(0) 编辑
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阅读OReilly.Web.Scraping.with.Python.2015.6笔记 BeautifulSoup findAll 1..BeautifulSoup库的使用 BeautifulSoup通常用来分析爬虫抓取的Web文档。 其中findAll函数的使用情景： 链接：http://www. 阅读全文
posted @ 2017-03-22 17:15 沉默改良者 阅读(233) 评论(0) 推荐(0) 编辑
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初次使用CentOs7遇到的问题 1.XXX[用户名]不在sudoers文件中。此事将被报告 解决方案：CentOs自带命令visudo，其作用为调用vim来修改“/etc/sudoers”文件，从而达到增加账号权限的目的。 第一步：使用su root命令，获得root权限。 第二步：使用visud 阅读全文
posted @ 2017-03-20 18:00 沉默改良者 阅读(137) 评论(0) 推荐(0) 编辑
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centos7安装WPS 1..在wps官网上下载rpm安装包 2..rpm包安装命令 yum install xxx[安装包的名字] 注意：执行此项命令需要root权限 3.安装完成后即可使用 Centos7安装截图工具shutter 1..添加源 2.快捷键配置 启动命令为： Shutter - 阅读全文
posted @ 2017-03-10 15:35 沉默改良者 阅读(305) 评论(0) 推荐(0) 编辑
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阅读 RAM-Based Shift Register(ALTSHIFT_TAPS) IP Core User Guide 说明：本文档自带测试工程： DE_ALTSHIFT_TAPS.zip 1.支持单bit与多bit传输模式 可以理解为：一个时钟周期内，可以传送1bit数据，也可以传送多bit数 阅读全文
posted @ 2017-03-10 09:53 沉默改良者 阅读(1347) 评论(0) 推荐(0) 编辑
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安装centos7启动项配置 1.将 修改为： 按ctrl + x 执行上面的启动项 然后屏幕上就会列出硬盘设备的详细信息，从列表中挑出当前作为介质的U盘的代码（比如sdd4）然后重起系统，修改启动条目为： 然后使用Ctrl+X启动即可进入正常安装流程。 阅读全文
posted @ 2017-03-06 15:25 沉默改良者 阅读(8280) 评论(4) 推荐(3) 编辑
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Avalon总线学习 Avalon Interface Specifications 1.Avalon Interfaces in a System and Nios II Processor 2.Avalon Interfaces in a System Design and External P 阅读全文
posted @ 2017-03-02 15:14 沉默改良者 阅读(937) 评论(0) 推荐(0) 编辑
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阅读DMA Controller Core 官方手册 DMA控制器框架图 怎样去设定一个DMA控制器 实例化DMA控制器 参数配置界面如下图所示： 对于width of the DMA length register的配置尝试如下： 正如官方文档中描述的那样： DMA Length register 阅读全文
posted @ 2017-03-02 14:35 沉默改良者 阅读(1402) 评论(0) 推荐(0) 编辑
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Using the SDRAM on Altera’sDE1-SoC Board with Verilog Designs 1.DE1-SOC Board上SDRAM资源 2.系统架构框图 3.关于SDRAM controller SDRAM controller能生成SDRAM芯片所需要的信号，但 阅读全文
posted @ 2017-02-24 17:23 沉默改良者 阅读(918) 评论(0) 推荐(0) 编辑
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阅读 ‘External Memory PHY Interface (ALTMEMPHY)’笔记 1.PLL reference clock frequency 此处控制器输入时钟设置为100MHz,同样在顶层文件的代码中也有体现： 2.Memory clock frequency 此时钟是传给me 阅读全文
posted @ 2017-02-23 15:24 沉默改良者 阅读(376) 评论(0) 推荐(0) 编辑
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回看《例说FPGA》 DDR2控制器集成与读写测试 1.DDR2 IP核的配置 需要弄清楚的选项主要有： PLL reference clock frequency Memory clock frequency Controller data rate 对于DDR2 芯片的选型，可以在Memory 阅读全文
posted @ 2017-02-22 15:36 沉默改良者 阅读(3563) 评论(0) 推荐(0) 编辑
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Qsys 设计流程 Qsys System Design Tutorial 1.Avalon-MM Pipeline Bridge Avalon-MM Pipeline Bridge在slave端口接受命令，然后在master端口发送命令。可以把Pipeline Bridge理解为集线器，可以缩减F 阅读全文
posted @ 2017-02-22 09:28 沉默改良者 阅读(523) 评论(0) 推荐(0) 编辑
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关于RGB Resampler IP核的测试 1.RGB Resampler功能描述 将输入的RGB数据流转换成其它格式的RGB数据流。 2.功能验证 设置源图像像素数据为：3X4格式。 设置RGB Resampler参数如下图所示，将24-bit RGB格式转换为40-bit RGBA格式。 顶层 阅读全文
posted @ 2017-02-18 11:16 沉默改良者 阅读(541) 评论(0) 推荐(0) 编辑
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关于Test--Pattern Generator IP核的测试 1.Test--Pattern Generator 功能介绍 生成24-bit RGB视频流，此IP核可以用于系统测试，不需要先在片上ROM存储图片数据，然后在进行后续操作。 2.Qsys系统搭建 3.将Qsys系统生成的模块添加进入 阅读全文
posted @ 2017-02-17 09:59 沉默改良者 阅读(1678) 评论(0) 推荐(0) 编辑
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1.新建Quartus II工程 2.新建Qsys系统 3.如果没有我们需要添加的IP，需要自己额外添加 4在我们新建的Quartus工程里面新建一个文件夹，命名为ip; 5.将我们已经下载好的IP文件复制到这个ip文件夹中： 6.在Qsys系统中依然没有我们添加的IP核，因此，需要关闭Qsys系统 阅读全文
posted @ 2017-02-13 09:52 沉默改良者 阅读(1300) 评论(0) 推荐(0) 编辑
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1.新建工程 2.添加原理图文件 注：似乎Nios II工程都需要涉及到原理图编程。 3.进入Qsys进行内核设计 注：启动Qsys后，系统已经为内核默认添加了一个组件clk_0。 4.设置时钟名字和频率 注：开发板上的时钟输入为50MHz。 5.添加Nios II核 注：选择Nios II Cor 阅读全文
posted @ 2017-02-09 09:00 沉默改良者 阅读(415) 评论(0) 推荐(0) 编辑
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1.DE2-115开发板资源 Altera EPCS64 Configuration Device 64MB SDRAM （两片） 50MHz Oscillator EP4CE115F29C7(4PLLs) PI149FCT3803(与时钟有关的芯片) 2.DE2-115与时钟有关的引脚 3.关于复 阅读全文
posted @ 2016-12-04 20:11 沉默改良者 阅读(4233) 评论(0) 推荐(0) 编辑
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本文主要介绍了Lattice CPLD/FPGA集成开发环境的使用方法，并通过点亮开发板（Mach XO2 Breakout Board）上位号为D2的LED这一实例来演示其开发流程。 1.开发工具 Lattice CPLD/FPGA采用Diamond Design Environment，其初始化 阅读全文
posted @ 2016-10-13 16:53 沉默改良者 阅读(7481) 评论(0) 推荐(0) 编辑
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1.参考FPGA厂商的参考资料，将某系列FPGA所有芯片资料下载下来，有针对性的做参考。 2.参考FPGA厂商开发板以及相应的参考设计，在开发板里有众多的外围接口电路，基本涵盖了常用的应用场合。同时也要参考外围电路芯片的数据手册，仔细体会设计的细节和应用方法。 3.动手调一块板子（开发板），将板子上 阅读全文
posted @ 2016-09-19 17:09 沉默改良者 阅读(1153) 评论(0) 推荐(0) 编辑
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1.了解VGA协议 VGA协议有5个输入信号，列同步信号（HSYNC Signal），行同步信号（VSYNC Signal），红-绿-蓝，颜色信号（RGB Signal）。 一帧屏幕的显示是由行从上至下扫描，列从左至右填充。 以800x600x60Hz为例： 对于列填充信号：a是拉低的128个列像素 阅读全文
posted @ 2016-08-18 10:50 沉默改良者 阅读(2058) 评论(0) 推荐(1) 编辑
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1.PS2接口与协议时序图 对于PS2的接口来说，需要额外关注的是PIN5与PIN1，一个是时钟，一个是数据。PS2协议对数据的移位是“CLOCK下降沿”有效，其CLOCK的频率通常在10KHz左右。每当CLOCK的下降沿到来时，发送一位数据。 协议时序图 传输数据定义表 第N位 属性 0 开始位 阅读全文
posted @ 2016-08-16 14:43 沉默改良者 阅读(820) 评论(0) 推荐(0) 编辑
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1.同步动态扫描 多个数码管的显示采用的是同步动态扫描方法，同步动态扫描指的是：行信号和列信号同步扫描，是一种并行操作。 2.数码管驱动电路实现思路 如果要求数码管显示我们想要的数字，首先需要写一个数据接收模块，这个模块接收数据之后需要做什么样的处理呢？这时候我们会想到两个数码管，其中一个显示十位数 阅读全文
posted @ 2016-08-13 18:21 沉默改良者 阅读(2367) 评论(1) 推荐(0) 编辑
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第一个FPGA工程 点亮开发板上的3个LED灯 1.新建FPGA工程 开启Quartus2的画面 File--New Project Wizard..指定工程的路径与工程名 指定所使用的FPGA设备型号 2.添加设计文件 本设计采用Verilog HDL硬件描述语言建模 3.建模 本设计有三个输出量 阅读全文
posted @ 2016-08-10 23:21 沉默改良者 阅读(5734) 评论(0) 推荐(0) 编辑
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基于Verilog HDL整数乘法器设计与仿真验证 1.预备知识 整数分为短整数，中整数，长整数，本文只涉及到短整数。短整数：占用一个字节空间，8位，其中最高位为符号位（最高位为1表示为负数，最高位为0表示为正数），取值范围为-127~127。 负数的表示方法为正值的求反又加1。例如： 8’b000 阅读全文
posted @ 2016-08-08 21:11 沉默改良者 阅读(5037) 评论(0) 推荐(1) 编辑 |
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