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摘要：
总线读写 verilog代码 备注：在进行总线写操作的时候，写地址和数据信号要先准备好，等待写使能信号的到来。 非常重要的两点需要注意： 1.外部输入的控制信号，（如使能信号）往往和clk不同步，这就需要在使用前做延时处理，使其同步，这需要根据调试情况来定。 2.使能信号的使用，使能信号往往是一种脉 阅读全文
posted @ 2017-12-20 16:48 沉默改良者 阅读(2527) 评论(1) 推荐(0) 编辑
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FIFO 的控制逻辑 verilog代码 备注：分两个always块（因为fifo的读和写在不同的时钟域），对fifo的读写操作进行控制。 阅读全文
posted @ 2017-12-20 14:57 沉默改良者 阅读(1372) 评论(0) 推荐(0) 编辑
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信号滤波模块verilog代码 备注：对易产生锯齿的信号进行滤波，增强其稳定性。 阅读全文
posted @ 2017-12-20 11:57 沉默改良者 阅读(797) 评论(0) 推荐(0) 编辑
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FPGA中关于SPI的使用 信息来源 SPI Flash的编程 最新的SPI不止有4根信号线，可以增加到支持4bit的数据宽度 SPI Flash Basics 能够扩展成4bit数据的是MOSI信号 阅读全文
posted @ 2017-12-19 16:14 沉默改良者 阅读(1934) 评论(0) 推荐(0) 编辑
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Device Identifier and Device DNA初识 信息来源 怎么样去用这个DNA： 阅读全文
posted @ 2017-12-19 11:37 沉默改良者 阅读(412) 评论(0) 推荐(0) 编辑
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AXI总线的工作流程 握手机制 信息来源 首先分析AXI Master的工作机制 握手机制 CMD和Data的流程图： 写操作流程：write transaction flow read操作的流程图：read command timing diagram 此处应该是有错误，既然是读操作，信号名字应该 阅读全文
posted @ 2017-12-12 13:29 沉默改良者 阅读(1242) 评论(0) 推荐(0) 编辑
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弄清AXI总线上每一个信号的含义 1.信息来源 2.AXI总线的端口描述 时钟与复位端口 AXI M总线--写操作--地址通道的相关信号 AXI M总线--读操作--地址通道的相关信号 AXI M总线--写操作--数据通道的相关信号 AXI M总线--读操作--数据通道的相关信号 AXI M总线-- 阅读全文
posted @ 2017-12-08 17:13 沉默改良者 阅读(3999) 评论(0) 推荐(0) 编辑
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代码分析 1.DDR时钟的配置 外部输入25M的时钟，经过clocking wizard后，分成三个时钟，200M，5M，25M。 注意：clocking wizard 的reset端口可以直接拉低写0，不用复位。 200M时钟提供给DDR使用。 此处需要弄清楚DDR的某些端口：ui_clk,ui_ 阅读全文
posted @ 2017-12-08 15:03 沉默改良者 阅读(275) 评论(0) 推荐(0) 编辑
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三段式状态机分析 编写三段式状态机，第一步是需要分析状态，并编制状态参数。 第一段： 采用时序逻辑：描述状态转换 第二段： 采用组合逻辑，描述下一状态 第三段： 输出逻辑 阅读全文
posted @ 2017-11-30 17:55 沉默改良者 阅读(590) 评论(0) 推荐(0) 编辑
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关于SD-SDI,HD-SDI,3G-SDI行号的问题 1.资料来源 2.行号的插入信号 SD-SDI mode的信号不需要行号 HD-SDI，3G-SDI mode的信号必须插入行号 3.edh的插入 关于EDH的说明，（错误监测和处理），主要是作用于RX端，作用于SD-SDI mode,而HD- 阅读全文
posted @ 2017-11-30 13:23 沉默改良者 阅读(2577) 评论(1) 推荐(0) 编辑
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弄清SDI显示工程中的每一个信号，每一个逻辑 1. FIFO外部逻辑控制 FIFO的读和写在不同的时钟域，所以读和写的控制逻辑应当分开写在不同的两个always块语句中。 2.播出端复位信号的产生 仿真结果： 3. 当tx_change_done产生下降沿时，tx_fabric_reset信号拉高， 阅读全文
posted @ 2017-11-29 11:09 沉默改良者 阅读(394) 评论(0) 推荐(0) 编辑
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几种always块的形态 1.时钟沿触发与复位触发 2.使能触发 3.预设触发 4.时序寄存器与锁存触发 5.组合逻辑 阅读全文
posted @ 2017-11-29 10:13 沉默改良者 阅读(491) 评论(0) 推荐(0) 编辑
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verilog编码规范 1.Register with Rising-Edge Coding Example (Verilog) Flip-Flops and Registers Control Signals Flip-Flops and Registers control signals inc 阅读全文
posted @ 2017-11-23 08:43 沉默改良者 阅读(848) 评论(0) 推荐(0) 编辑
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verilog代码 想法验证 与寄存器输出有关 1. 2. 3. 4. 5. 结论：1.第二级寄存器还是会比第一级延时一个周期 2.输入信号一点被采集到，即使在一个时钟周期内发生跳变，也不会影响寄存器的输出结果。 阅读全文
posted @ 2017-11-16 08:59 沉默改良者 阅读(832) 评论(0) 推荐(0) 编辑
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MMCM与PLL 1.the clock management title(CMT) 弄清楚BUFR, IBUFG,BUFG,GT,BUFH,是什么。 2.MMCM内部结构 3.PLL内部结构 4.源语调用 阅读全文
posted @ 2017-11-10 16:51 沉默改良者 阅读(3253) 评论(0) 推荐(0) 编辑
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Vivado约束文件（XDC）的探究(1) 工程建好之后会出现xdc文件： 注意：active 和 target 生成的约束文件如下： 阅读全文
posted @ 2017-11-09 17:53 沉默改良者 阅读(13197) 评论(0) 推荐(1) 编辑
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VGA图像显示组成模块分析 1.片上内存（FPGA RAM）充当存储器 2.静态内存（SRAM）充当存储器 3.将静态内存换为动态内存 动态内存容量大，但是即时能力不好，它无法立即响应VGA功能模块，所以直接将静态内存替换为动态内存是不可行的。 4. 5.重要思路 VGA存储模块缓冲的图像信息模块像 阅读全文
posted @ 2017-11-06 17:12 沉默改良者 阅读(784) 评论(0) 推荐(0) 编辑
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关于Quad PLL /CPLL参考时钟的选择 1.参考时钟 2.channel PLL具体分析 CPLL端口描述 一张图说清了时钟为怎么被分成了north or south 阅读全文
posted @ 2017-11-03 09:00 沉默改良者 阅读(3121) 评论(0) 推荐(1) 编辑
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GTX的生成（包括COMMON） 1.每一个GTX Quad需要一个GTX common,同时GTX common只包含有QPLL，不包含CPLL。 2.kintex-7设备只支持GTX 3.参考时钟的选择 TX的参考时钟为CPLL 时钟源为REFCLK1_Q0; RX的参考时钟为QPLL，时钟源为 阅读全文
posted @ 2017-11-02 10:15 沉默改良者 阅读(1676) 评论(0) 推荐(1) 编辑
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SD-SDI播出系统 使用GTX TX产生恢复时钟 1. 2.SD-SDI恢复时钟的生成 阅读全文
posted @ 2017-11-01 10:24 沉默改良者 阅读(890) 评论(0) 推荐(0) 编辑
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FIFO IP核仿真 1.FIFO IP核配置 2.FIFO测试逻辑代码 首先往FIFO里面写入512个数据（FIFO深度的一半），然后再开始同时往FIFO里面写入，读出数据。FIFO读和写的时钟域不同，对于不同时钟域的信号应该进行区分，状态机也应该分开来写。 3.测试脚本 4.仿真波形分析 仿真波 阅读全文
posted @ 2017-10-26 18:48 沉默改良者 阅读(1311) 评论(0) 推荐(0) 编辑
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Vivado使用技巧 (1) 1. 2.复位准则： 3. 4. 5. 6. 7. 8. 阅读全文
posted @ 2017-10-26 15:01 沉默改良者 阅读(481) 评论(0) 推荐(0) 编辑
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SDI工程时钟路径分析 目前为止，尚未弄清楚的就是gtxe2_common模块了。 阅读全文
posted @ 2017-10-13 16:24 沉默改良者 阅读(738) 评论(0) 推荐(0) 编辑
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VGA原理 1.VGA时序 2.不同的显示标准，有不同的水平段和垂直段 3.像素时钟和帧频的关系 联系目前调试的1080i 50Hz： 像素时钟为148.5MHz, 水平段周期 = 2640 X (1/148.5MHz) 垂直段周期 = 1125 X 水平段周期 帧频 = 1 / 垂直段周期 则，计 阅读全文
posted @ 2017-10-12 14:30 沉默改良者 阅读(708) 评论(0) 推荐(0) 编辑
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阅读<All Digital VCXO Replacement for Gigabit Transceiver Applications>笔记（2） XAPP589 1. 2. 3. 4. 5. 阅读全文
posted @ 2017-10-11 16:42 沉默改良者 阅读(339) 评论(0) 推荐(0) 编辑
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阅读<All Digital VCXO Replacement for Gigabit Transceiver Applications>笔记 XAPP589 1. 2. 外部设备能为transceiver提供高质量的参考时钟，但是基于FPGA逻辑生成的时钟通常有较大噪声。同时，外部时钟太多，也会增 阅读全文
posted @ 2017-10-11 09:42 沉默改良者 阅读(334) 评论(0) 推荐(0) 编辑
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SDRAM单字写操作 1.单字写操作时序 2.写verilog程序体会 在初始状态，先写好跳转条件。If()....else... 3.通过仿顺序操作来实现连续写操作 首先完成单字写操作，然后跳转到下一个状态（计数器），通过下一个状态再还回到单字写操作的步骤中去。如果计数器计数满了，则代表连续写操作 阅读全文
posted @ 2017-10-10 14:48 沉默改良者 阅读(382) 评论(0) 推荐(0) 编辑
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SDRAM 页读写 1.SDRAM页访问 一页通俗的来讲就是一行。 SDRAM页写操作时序图： 2.DDR（经常被提起，但是我和你不熟） DDR的连续访问操作 给DDR一个write命令，同时给出Bank，Col的信息，在WL=2时间后，如果给出下一个write命令和Bank,Col信息，则DDR可 阅读全文
posted @ 2017-10-03 23:48 沉默改良者 阅读(1365) 评论(0) 推荐(0) 编辑
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雪球访谈笔记 20170928 研发工程师的角度看公司： 找准公司的性质： 企业亏损与价值投资： 价值投资的分歧，主要还是看成绩： 阅读全文
posted @ 2017-10-01 23:51 沉默改良者 阅读(298) 评论(0) 推荐(0) 编辑
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SDRAM读写操作 1.读操作 2.写操作 SDRAM所有时序参数都可以在芯片手册上查到。 阅读全文
posted @ 2017-09-29 09:06 沉默改良者 阅读(364) 评论(0) 推荐(0) 编辑
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SDRAM的初始化与刷新操作 看时序图写代码 1.SDRAM的常见操作 2.初始化就是配置SDRAM 3.SDRAM初始化时序 时序解释如下： 4.刷新操作 阅读全文
posted @ 2017-09-28 16:36 沉默改良者 阅读(710) 评论(0) 推荐(0) 编辑
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SDRAM初识 1. 2. 3. 4. SDRAM分为bank地址和行列地址，看bank地址的位宽就可以推断出bank的数量，行列地址信号是集成在了一个信号中，是并行的。 5. 6. SDRAM与主机采用相同频率的时钟，但是他们之间存在相位差。 7. 八个SDRAM常用的命令。 各个命令的作用： 阅读全文
posted @ 2017-09-28 14:18 沉默改良者 阅读(189) 评论(0) 推荐(0) 编辑
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VTC Fsync_out信号分析 1.GUI配置 Vertical position的值289是根据Frame/Field 0 Vertical settings一栏中sync start来设置的。 数两个fsync_out 信号之间有多少个hblank: 得到两个fsync_out 信号之间的时 阅读全文
posted @ 2017-09-26 19:28 沉默改良者 阅读(779) 评论(0) 推荐(0) 编辑
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Block Design 小技巧之添加RTL代码到block_design 1.首先得打开Block Design,右击RTL文件，才会出现Add module to Block Design选项。 2.点击Add module to Block Design选项，有可能会报出如下错误： 3.官方论 阅读全文
posted @ 2017-09-25 13:14 沉默改良者 阅读(5479) 评论(0) 推荐(0) 编辑 |
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