摘要：
关于让simulink中display组件显示二进制的方法 1.首先需要配置gateway out模块，勾选propagate data type to output 2.配置display模块 format:binary 这样便能显示各种进制的数据了 阅读全文
posted @ 2018-10-19 16:19 沉默改良者 阅读(5953) 评论(0) 推荐(0) 编辑
摘要：
在DataFrame数据表里面提取需要的行 代码功能： 在DataFrame表格中使用loc(),得到我们想要的行，然后根据某一列元素的值进行排序 此代码中还展示了为DataFrame添加列，即直接name_DataFrame['diff']=___即可，同时可以依据新添加的列元素的值，来对data 阅读全文
posted @ 2018-10-17 09:46 沉默改良者 阅读(3508) 评论(0) 推荐(0) 编辑
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数据分组分析—-groupby 代码功能： 对于综合表格data,基于title进行分组处理，并统计每一组的size，得到的是一个series序列，此序列可以放入索引中使用，index() 对得到的序列使用index()过滤处理后，不知道是个什么内行的量，打印出来结果如下： 阅读全文
posted @ 2018-10-17 09:16 沉默改良者 阅读(1176) 评论(0) 推荐(0) 编辑
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DDS生成正弦波 仿真结果： 关于ROM时序分析： 通过以上分析，明显可以看出当ROM的地址更新后，数据在两个时钟周期内不会更新，而是第三个时钟上升沿到来的时候，ROM输出数据才会更新。 阅读全文
posted @ 2018-10-16 17:33 沉默改良者 阅读(1108) 评论(0) 推荐(0) 编辑
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FPGA例化ROM存储表格 1.选择ROM 2.填写数据位宽和深度 3.加载ROM初始化信息，coe文件 阅读全文
posted @ 2018-10-16 17:20 沉默改良者 阅读(1080) 评论(0) 推荐(0) 编辑
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信号监测 verilog 此模块用于监测某一信号源是否持续稳定的传送。 监测思路：监测信号源高电平或者低电平的宽度是否始终保持一致（一定范围内允许有误差） 仿真结果： 阅读全文
posted @ 2018-10-16 16:43 沉默改良者 阅读(942) 评论(0) 推荐(0) 编辑
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使用透视表pivot_table 功能：从一张大而全的表格中提取出我们需要的信息来分析 表头里面的信息就是title, gender, 表中的内容为rating. 使用切片浏览前十行数据： 理论依据： 阅读全文
posted @ 2018-10-16 15:23 沉默改良者 阅读(1264) 评论(0) 推荐(0) 编辑
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使用Pandas将多个数据表合一 将多张数据表合为一张表，便于统计分析，进行这一操作的前提为这多张数据表互相之间有关联信息，或者有相同的列。 data结果： 理论依据： 阅读全文
posted @ 2018-10-16 10:38 沉默改良者 阅读(2895) 评论(0) 推荐(0) 编辑
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生成用于ROM初始化的coe文件 使用matlab 生成的coe文本为 此文本可以直接用于rom 的初始化（在IP核中进行添加即可） 阅读全文
posted @ 2018-10-09 11:31 沉默改良者 阅读(5322) 评论(4) 推荐(1) 编辑
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Verilog编码规范与时序收敛 没有优先级的时候，尽量用case 时钟选择 阅读全文
posted @ 2018-10-08 14:37 沉默改良者 阅读(551) 评论(0) 推荐(1) 编辑
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关于DDS的基础知识 声明：这篇博客是我抄别人的，为什么想抄呢，因为他把DDS中的核心部件，相位累加器以及正弦ROM查找表寻址讲得明明白白，我真的好想把这篇文章据为己有。 DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写，是一项关键的数字化技术。与传统的 阅读全文
posted @ 2018-10-08 09:14 沉默改良者 阅读(1814) 评论(0) 推荐(0) 编辑
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阅读ug949-vivado-design-methodology笔记 xilinx更加推荐使用同步复位 怎样去设计时钟使能信号 阅读全文
posted @ 2018-09-26 17:38 沉默改良者 阅读(1261) 评论(0) 推荐(0) 编辑
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在windows系统上使用pip命令安装python的第三方库 通过cmd启动命令行后，直接输入pip命令，有时候命令行会提示我们pip不是一个指令，这个时候我们可以通过python的集成开发环境里面来安装python的第三方库。 首先安装anaconda，然后启动spyder，利用里面的IPyth 阅读全文
posted @ 2018-09-19 10:03 沉默改良者 阅读(1702) 评论(0) 推荐(0) 编辑
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pandas第一课 首先是数据的准备 movies.dat user.dat ratings.dat 注意，这些数据都是通过::来隔开每一列的，每一列有各自的含义 现在通过pandas来读入数据 首先是定义一个列表，列出每一列的名称 然后就用pd.read_table()函数来读入整个数据文件。 程 阅读全文
posted @ 2018-09-18 14:41 沉默改良者 阅读(156) 评论(0) 推荐(0) 编辑
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视频外同步信号研究 fvh 一个时钟周期有两个edge，分别称为：(1)Leading edge=前一个边沿=第一个边沿，对于开始电压是1，那么就是1变成0的时候；对于开始电压是0，那么就是0变成1的时候。(2)Trailing edge=后一个边沿=第二个边沿，对于开始电压是1，那么就是0变成1的 阅读全文
posted @ 2018-09-18 14:14 沉默改良者 阅读(1100) 评论(0) 推荐(0) 编辑
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FPGA调试技巧 八月，一直在debug, 编译，查信号，几乎没机会，也没心思停留下来看点东西，静心思考，做点笔记。今天，在硬盘上翻到了保存已久，但一直没想起来读的一本手册。这是我初入职场，决定从硬件工程师转FPGA的岗位时下载的，当时想着要是读完verilog那些事，FPGA STORY系列，出去 阅读全文
posted @ 2018-08-28 08:52 沉默改良者 阅读(1857) 评论(0) 推荐(0) 编辑
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关于FIFO异步复位的问题 FIFO异步复位的宽度，需要保证至少3个较慢时钟的时钟周期长度。 怎样对一个脉冲加宽呢？ 阅读全文
posted @ 2018-08-09 12:01 沉默改良者 阅读(4294) 评论(0) 推荐(0) 编辑
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搭建一个microblaze的最小系统 首先例化一个microblaze核 对microblaze核进行配置 勾选： 这个是使能外部存储BRAM作为程序运行缓冲区 第二个是需要勾选 这个是使能AXI数据流 配置完这两项，microblaze IP就变成这个样子了。 最终完成的最小系统如下： 阅读全文
posted @ 2018-08-07 16:53 沉默改良者 阅读(1504) 评论(0) 推荐(0) 编辑
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视频数据的行列计数 本文的代码用于AXI-Stream总线上面传输的视频数据进行行列计数，判断总线上传输的视频数据的有效行和有效列。 仿真结果： 阅读全文
posted @ 2018-07-30 14:40 沉默改良者 阅读(421) 评论(0) 推荐(0) 编辑
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Parallel Programming for FPGAs 学习笔记（1） 阅读全文
posted @ 2018-07-23 09:23 沉默改良者 阅读(554) 评论(0) 推荐(0) 编辑
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DDR3初识 选择2:1 ratio 意味用户总线宽度为DDR物理数据接口宽度的4倍。 阅读全文
posted @ 2018-07-16 19:19 沉默改良者 阅读(298) 评论(0) 推荐(0) 编辑
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关于DDR3控制器的使用 本文主要关注的是DDR控制器中，AXI信号部分的逻辑控制 观察axi信号输入输出的方向，需要注意的一点是：ready 信号总是与 addr 和 data 信号方向相反。 阅读全文
posted @ 2018-07-16 10:14 沉默改良者 阅读(2136) 评论(0) 推荐(0) 编辑
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阅读 Device Driver Programmer Guide 笔记 xilinx驱动命名规则 以X开头 源文件命名规则 以x打头 底层头文件与高级头文件 重点来了，关于指针的使用 其中 XDevice DeviceInstance 语句用来例化设备。 举例说明： 调用与设备相应的函数时，第一个 阅读全文
posted @ 2018-06-29 10:13 沉默改良者 阅读(331) 评论(0) 推荐(0) 编辑
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关于tpg例程的仿真 processor system reset rst_clk_wiz_0_148M 可以看出interconnect_aresetn和peripheral_aresetn的复位作用时间不同，内部复位的时间会短好几个时钟周期。peripheral_aresetn和peripher 阅读全文
posted @ 2018-06-28 14:58 沉默改良者 阅读(1225) 评论(0) 推荐(0) 编辑
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阅读 video on-screen display v6.0笔记 关于axi总线时钟的区分 需要弄清楚的是aclk, aclken, aresetn 信号是和video 有关的，axi4-lite的时钟与复位信号分别是s_axi_aclk, s_axi_aclken, s_axi_aresetn, 阅读全文
posted @ 2018-06-27 15:45 沉默改良者 阅读(1406) 评论(0) 推荐(0) 编辑
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Multiboot烧写文件制作说明书 本文参照xapp1247中的Advanced Applications来制作Multiboot烧写文件，烧写文件的结构以及内部工作机制如下图所示： 步骤1：生成Timer1,Timer2文件。 在Windows命令行窗口下运行如下命令： >> tclsh mul 阅读全文
posted @ 2018-06-14 13:59 沉默改良者 阅读(377) 评论(0) 推荐(0) 编辑
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音频IIS并转串仿真 verilog `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: ch 阅读全文
posted @ 2018-06-11 15:01 沉默改良者 阅读(40) 评论(0) 推荐(0) 编辑
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关于音频总线IIS的学习 Verilog 主要思想: 在分析寄存器的值变化的时候，将时钟的边沿分两边来看，边沿之前，边沿之后，在always 块语句里面用来分析判断的寄存器的值，都应该用边沿变化之前的值，边沿之后， always块做操作的寄存器的值才发生变化。 记住，一定是寄存器量（reg定义的）， 阅读全文
posted @ 2018-06-08 14:45 沉默改良者 阅读(1895) 评论(0) 推荐(0) 编辑
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时钟分组的用法 Clock Groups 哪些时钟互相之间需要分组 同步时钟： 异步时钟： 不确定的时钟： 即使是从同一个MMCMs出来的时钟，有可能为不确定关系的时钟，如果它们之间的相位没有一个确定的关系。 涉及到了时钟切换问题，不同的时钟，通过后级相同的时钟树。 阅读全文
posted @ 2018-06-08 13:23 沉默改良者 阅读(3056) 评论(0) 推荐(0) 编辑
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set_false_path的用法 非功能性路径，因为两个多路选择器被相同的选择信号驱动？ 上电复位信号 set_false两个异步时钟域的路径 在两个时钟域之间，设置set_false_path，应该是互相设置为set_false,即2条语句 另外一种需要set_false的情况，异步双端口RAM 阅读全文
posted @ 2018-06-06 17:16 沉默改良者 阅读(28893) 评论(2) 推荐(2) 编辑
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FPGA 关于中间环节生成时钟的约束 Generated clocks FPGA 的生成时钟，有一个主时钟源，在定义的之后，需要指明主时钟源。 生成时钟主要定义的是：分频，倍频，相移等 二分频时钟定义： 相移时钟定义： forward clock 定义： 自动生成时钟： 阅读全文
posted @ 2018-06-05 19:03 沉默改良者 阅读(1663) 评论(0) 推荐(0) 编辑
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FPGA 主时钟约束 primary clocks 个人的理解，FPGA做时钟约束的主要目的是给布局布线过程一个指导意义。 注：周期的参数值为ns waveform 里面的第一个参数为波形第一个上升沿的时间，第二参数为低一个下降沿的时间。 primary clock 具有时间零点的参考作用。 pri 阅读全文
posted @ 2018-06-05 18:46 沉默改良者 阅读(2166) 评论(0) 推荐(0) 编辑
摘要：
关于set_input_delay的用法分析 数据分为了系统同步和源同步： 对于下降沿采集数据的情况，当下降沿时钟延迟dv_afe到达无效数据最左端时，图中1位置，为最小延时，即采集不到有效数据的临界点，当下降沿时钟延迟period-dv_bre时，到达无效数据的最右端，同样也是采集不到有效数据的临 阅读全文
posted @ 2018-06-05 13:27 沉默改良者 阅读(8947) 评论(0) 推荐(0) 编辑
摘要：
关于各种BUF源语的研究 资料来源： 单端信号需要用到的BUF 关于这些源语的约束： 增大驱动电流 关于管脚的上拉与下拉约束： ODDR的两种操作模式 关于ODDR输出时钟的应用 为什么ODDR需要这样配置 xilinx推荐 D1 High D2 Low 阅读全文
posted @ 2018-06-04 12:02 沉默改良者 阅读(703) 评论(0) 推荐(0) 编辑