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AXI_stream接口时序温习 只有当tready 和 tvalid同时拉高时，才传输数据，数据在一包的尾部tlast会拉高一个周期。tready 和tvalid 有不同的形式，下图为从机端tready 一直拉高的状态。 以下图形就有点意思，tready和tvalid各种情况都有。 阅读全文
posted @ 2020-06-07 10:52 沉默改良者 阅读(2785) 评论(0) 推荐(1) 编辑
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QAM调制 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // 阅读全文
posted @ 2020-06-06 17:57 沉默改良者 阅读(917) 评论(0) 推荐(0) 编辑
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数据交织模块 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // / 阅读全文
posted @ 2020-06-02 22:08 沉默改良者 阅读(1698) 评论(2) 推荐(0) 编辑
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卷积编码后的删余模块 Verilog代码 module DATA_conv_encoder( input wire DCONV_CLK_I, input wire DCONV_DIN, input wire DCONV_ND, input wire DCONV_RST, input wire [3: 阅读全文
posted @ 2020-06-02 22:06 沉默改良者 阅读(534) 评论(0) 推荐(0) 编辑
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数据发送模块 基于地址的检测（verilog代码） `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engin 阅读全文
posted @ 2020-05-15 22:47 沉默改良者 阅读(643) 评论(0) 推荐(0) 编辑
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短训练序列 Verilog代码 module short_generator( input wire FFT_CLK, input wire RESET, input wire SHORT_ACK, output reg [7:0] SHORT_RE, output reg [7:0] SHORT_ 阅读全文
posted @ 2020-05-15 22:45 沉默改良者 阅读(449) 评论(0) 推荐(0) 编辑
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长训练序列 verilog代码 module long_generator( input wire FFT_CLK, input wire RESET, input wire LONG_ACK, output reg [7:0] LONG_RE, output reg [7:0] LONG_IM, 阅读全文
posted @ 2020-05-15 22:43 沉默改良者 阅读(361) 评论(0) 推荐(0) 编辑
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数据扰码器 Verilog代码 module DATA_scramble( input wire SCRAM_CLK, input wire SCRAM_RST, input wire [7:1] SCRAM_SEED, input wire SCRAM_DIN, input wire SCRAM_ 阅读全文
posted @ 2020-05-15 22:42 沉默改良者 阅读(1397) 评论(0) 推荐(0) 编辑
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卷积编码器 Verilog代码 module conv_encoder( input wire clk, input wire aclr, input wire data_in, input wire nd, output reg [1:0] data_out_v, output reg rdy ) 阅读全文
posted @ 2020-05-15 22:41 沉默改良者 阅读(1185) 评论(0) 推荐(0) 编辑
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AXI总线slave模式下发送数据 verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Eng 阅读全文
posted @ 2020-05-15 22:39 沉默改良者 阅读(1750) 评论(0) 推荐(1) 编辑
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AXI总线slave模式下接收数据 verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Eng 阅读全文
posted @ 2020-05-15 22:37 沉默改良者 阅读(1212) 评论(0) 推荐(1) 编辑
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我要做CPU_4 1.下面来分析数据在不同时钟域之间同步的问题 dbclk时钟域的debounce_d2寄存器（多bit） 经过组合逻辑，变为int_level_sync_in 进入pclk_int时钟域进行同步 Int_level_sync_in本身就是组合逻辑，同步到pclk_int时钟域本来就 阅读全文
posted @ 2020-03-20 11:07 沉默改良者 阅读(302) 评论(0) 推荐(0) 编辑
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我要做CPU_3 1.中断优先级同步信号 此同步信号和一个叫GPIO_DEBOUNCE_EN的宏定义有关系，如果没有使能，前端gpio接收到大数据直接传入int_level_sync_in,如果宏定义使能，则int_level_sync_in的每一位是分开控制的，并且和一个debounce_d2的寄 阅读全文
posted @ 2020-03-18 14:55 沉默改良者 阅读(218) 评论(0) 推荐(0) 编辑
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我要做CPU_2 1.aou_top.v文件分析 内部有如下三大模块 2.gpio0_sec_top.v文件分析 我们先从一个看似最简单的模块来分析 没想到这个最简单的模块里面就嵌套了这么多的子模块 3.gpio_ctrl.v文件分析 这个模块里面，才开始接触到真正的逻辑，真是埋得太深了。 3.1时 阅读全文
posted @ 2020-03-17 13:10 沉默改良者 阅读(240) 评论(0) 推荐(0) 编辑
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我要做CPU_1 1.wujian100_open_top.v文件分析 首先，我不知道这个工程是干嘛的，能想到的是先理清楚整个工程的架构，然后再分析具体模块实现的功能，已经这些模块之间的外部联系。 2.PAD_DIG_IO.v文件分析 从比较简单的模块开始，可以看出，这是一个输入输出端口控制模块。 阅读全文
posted @ 2020-03-16 18:49 沉默改良者 阅读(428) 评论(0) 推荐(0) 编辑
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DFT计算过程详解 平时工作中，我们在计算傅里叶变换时，通常会直接调用Matlab中的FFT函数，或者是其他编程语言中已经为我们封装好的函数，很少去探究具体的计算过程，本文以一个具体的例子，向你一步一步展示DFT的计算过程。 众所周知，傅里叶变换的计算公式为： 对时域信号进行离散化： 根据欧拉定理： 阅读全文
posted @ 2020-02-27 19:03 沉默改良者 阅读(15134) 评论(0) 推荐(0) 编辑
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Clock Generator PLL with Integrated VCO_ADF4360-9 2和3之间需要有大于15ms的时间间隔 阅读全文
posted @ 2019-09-28 11:04 沉默改良者 阅读(418) 评论(0) 推荐(0) 编辑
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Zynq_soc学习 SFP高速串行通信得搞来看看 最小系统 PL端时钟配置： 配置DDR控制器，主要是添加DDR正确的型号 外设电平接口配置： BANK0：LVCMOS3.3 BANK1：LVCMOS1.8 串口配置： 对照原理图看编译后的IO Port DDR端口的硬件电路与对应的引脚配置图： 阅读全文
posted @ 2019-09-28 10:34 沉默改良者 阅读(711) 评论(0) 推荐(0) 编辑
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捕获数据中的某个序列 verilog 状态变化图 先是检测序列，每当接收到cmp_equal信号时跳转到下一个状态，等待另外一个cmp_equal信号到来。 代码： 状态机状态调转模块采用的是组合逻辑。 状态输出模块： cmp_equal信号产生与数据比对模块生成代码： 阅读全文
posted @ 2019-02-26 10:57 沉默改良者 阅读(559) 评论(0) 推荐(0) 编辑
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HD，3G视频数据中行号的插入方法 Verilog代码实现 行号的生成： 行号的插入： 生成ln_word0, ln_word1的脉冲指示信号： 阅读全文
posted @ 2019-01-16 15:47 沉默改良者 阅读(431) 评论(0) 推荐(0) 编辑
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串口发送程序 以下程序基于KC705开发板，以及猫猫串口网络调试助手验证通过。 1.串口发送 2.串口接收 3.顶层文件 阅读全文
posted @ 2018-12-26 14:31 沉默改良者 阅读(534) 评论(0) 推荐(0) 编辑
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并行数据的并行转串行 主要设计思路 Y: y0 y1 y2 y3 y4 y5 y6 C: c0 c1 c2 c3 c4 c5 c6 {y,c} {y},{c} 即 y0 c0 y1 c1 y2 c2 y3 c3 y4 c4 y5 c5 y6 c6 代码验证与仿真 仿真结果： 成功将并联数据转换成串行 阅读全文
posted @ 2018-12-07 10:54 沉默改良者 阅读(3154) 评论(0) 推荐(0) 编辑
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色彩空间转换仿真与模型搭建 整个模型的流程为RGB--YCrCb, YCrCb--RGB 输入与输出计算结果： 注意到图像有偏移。 2.RGB YCrCb 3.YCrCb RGB 4.关于输出图像为什么会产生偏移 原因在于图像处理的过程中使用了delay,正式调试的时候，需要调整图像的同步信号 延时 阅读全文
posted @ 2018-10-30 15:57 沉默改良者 阅读(333) 评论(0) 推荐(0) 编辑
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关于FIFO memory buffer模块的设计 FIFO memory IP 核配置 测试及仿真： 仿真波形图： 从RAM读出来的数据会比给定的地址晚两拍。 使用仿顺序操作来写testbench也是极好的。 阅读全文
posted @ 2018-10-29 10:21 沉默改良者 阅读(644) 评论(0) 推荐(0) 编辑
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FPGA Asynchronous FIFO设计思路（2） 首先讨论格雷码的编码方式： 先看4bit的格雷码，当MSB为0时，正向计数，当MSB为1时，即指针已经走过一遍了，最高位翻转，此时的格雷码是反向计数，这其中整套数据以最大值（深度）为对称中心，每一个数均符合格雷码的要求，即下一个状态比上一个 阅读全文
posted @ 2018-10-26 09:49 沉默改良者 阅读(650) 评论(0) 推荐(0) 编辑
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FPGA Asynchronous FIFO设计思路 将一个多位宽，且在不停变化的数据从一个时钟域传递到另一个时钟域是比较困难的。 同步FIFO的指针比较好确定，当FIFO counter达到上限值时候，FIFO为满，当FIFO counter为0时，FIFO为空。 异步FIFO有writer po 阅读全文
posted @ 2018-10-25 10:07 沉默改良者 阅读(645) 评论(0) 推荐(0) 编辑
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关于接口时序 关于综合操作 我们写的代码中，产生脉冲，产生使能信号，使用的就是这种综合操作，作者对这个持有的是批判的态度。 阅读全文
posted @ 2018-10-24 14:07 沉默改良者 阅读(584) 评论(0) 推荐(0) 编辑
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基于MATLAB搭建的DDS模型 说明： 累加器输出ufix_16_6数据，通过cast切除小数部分，在累加的过程中，带小数进行运算最后对结果进行处理，这样提高了计算精度。 关于ROM的使用： 直接设置ROM的深度和初始化向量。 设置输出数据的格式 输出波形 正弦波 ROM addr 波形图 阅读全文
posted @ 2018-10-24 10:57 沉默改良者 阅读(1601) 评论(0) 推荐(0) 编辑
