随笔 - 284, 文章 - 0, 评论 - 60, 阅读 - 53万
  博客园  :: 首页  :: 新随笔  :: 联系 :: 订阅 订阅  :: 管理
< 2025年3月 >
日 一 二 三 四 五 六
23 24 25 26 27 28 1
2 3 4 5 6 7 8
9 10 11 12 13 14 15
16 17 18 19 20 21 22
23 24 25 26 27 28 29
30 31 1 2 3 4 5

06 2020 档案

相位偏转角估计（复数相角计算）---Verilog

摘要：相位偏转角估计（复数相角计算） Verilog 1 /********************************************************************/ 2 /*模块名称：Estimation_Phase ******/////// 3 /* ******// 阅读全文

posted @ 2020-06-29 22:00 沉默改良者 阅读(2043) 评论(2) 推荐(0) 编辑

频率偏差角度估计---Verilog

摘要：频率偏差角度估计 Verilog 1 module CFO_Estimating( 2 3 //Module clock 4 input wire Clk, 5 //the reset signal 6 input wire Rst_n, 7 //the enable signal of the i 阅读全文

posted @ 2020-06-29 21:55 沉默改良者 阅读(758) 评论(1) 推荐(0) 编辑

简化版的复数相关运算---Verilog

摘要：简化版的复数相关运算 Verilog //************************************************************************************************************** //Function descrip 阅读全文

posted @ 2020-06-29 21:53 沉默改良者 阅读(1136) 评论(0) 推荐(0) 编辑

简单幅值计算（复数的绝对值）---Verilog

摘要：简单幅值计算（复数的绝对值） Verilog 1 //************************************************************************************************************** 2 //Function 阅读全文

posted @ 2020-06-29 21:51 沉默改良者 阅读(2657) 评论(0) 推荐(0) 编辑

数据量化---Verilog

摘要：数据量化 Verilog 1 module Quantization( 2 3 4 //moduel clock 5 input wire Clk, 6 //the reset signal 7 input wire Rst_n, 8 //the enable signal of the input 阅读全文

posted @ 2020-06-29 21:48 沉默改良者 阅读(1151) 评论(0) 推荐(0) 编辑

数据分离---verilog

摘要：数据分离 verilog /****************************************************************/ /*模块名称：数据分流模块 ******///// /*模块功能：1，缓存来自分组检测完成后的数据 包括了： ******///// /* 阅读全文

posted @ 2020-06-29 21:46 沉默改良者 阅读(710) 评论(0) 推荐(0) 编辑

数据组合---Verilog

摘要：数据组合 Verilog 1 module Data_Combination( 2 3 input wire Clk, 4 input wire Rst_n, 5 6 input wire ShortTrainingEnable, 7 input wire [7:0] ShortTrainingRe 阅读全文

posted @ 2020-06-29 21:44 沉默改良者 阅读(675) 评论(0) 推荐(0) 编辑

导频数据插入---Verilog

摘要：导频数据插入 Verilog module DATA_pilot_insertion( input wire DPI_CLK, input wire DPI_RST, input wire [7:0] DPI_DIN_RE, input wire [7:0] DPI_DIN_IM, input wi 阅读全文

posted @ 2020-06-29 21:43 沉默改良者 阅读(819) 评论(0) 推荐(0) 编辑

查找一段信号的累加峰值---verilog

摘要：查找一段信号的累加峰值 verilog 1 module Peak_Finding( 2 3 input wire Clk, 4 input wire Rst_n, 5 input wire DataEnable, 6 input wire [21:0] AbsoluteData; 7 output 阅读全文

posted @ 2020-06-29 21:41 沉默改良者 阅读(830) 评论(0) 推荐(0) 编辑

AXI_stream接口时序温习

摘要：AXI_stream接口时序温习 只有当tready 和 tvalid同时拉高时，才传输数据，数据在一包的尾部tlast会拉高一个周期。tready 和tvalid 有不同的形式，下图为从机端tready 一直拉高的状态。 以下图形就有点意思，tready和tvalid各种情况都有。 阅读全文

posted @ 2020-06-07 10:52 沉默改良者 阅读(2785) 评论(0) 推荐(1) 编辑

QAM调制---Verilog代码

摘要：QAM调制 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // 阅读全文

posted @ 2020-06-06 17:57 沉默改良者 阅读(917) 评论(0) 推荐(0) 编辑

数据交织模块---Verilog代码

摘要：数据交织模块 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // / 阅读全文

posted @ 2020-06-02 22:08 沉默改良者 阅读(1698) 评论(2) 推荐(0) 编辑

卷积编码后的删余模块---Verilog代码

摘要：卷积编码后的删余模块 Verilog代码 module DATA_conv_encoder( input wire DCONV_CLK_I, input wire DCONV_DIN, input wire DCONV_ND, input wire DCONV_RST, input wire [3: 阅读全文

posted @ 2020-06-02 22:06 沉默改良者 阅读(534) 评论(0) 推荐(0) 编辑

点击右上角即可分享
微信分享提示