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数据发送模块 基于地址的检测（verilog代码） `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engin 阅读全文
posted @ 2020-05-15 22:47 沉默改良者 阅读(638) 评论(0) 推荐(0) 编辑
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短训练序列 Verilog代码 module short_generator( input wire FFT_CLK, input wire RESET, input wire SHORT_ACK, output reg [7:0] SHORT_RE, output reg [7:0] SHORT_ 阅读全文
posted @ 2020-05-15 22:45 沉默改良者 阅读(445) 评论(0) 推荐(0) 编辑
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长训练序列 verilog代码 module long_generator( input wire FFT_CLK, input wire RESET, input wire LONG_ACK, output reg [7:0] LONG_RE, output reg [7:0] LONG_IM, 阅读全文
posted @ 2020-05-15 22:43 沉默改良者 阅读(358) 评论(0) 推荐(0) 编辑
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数据扰码器 Verilog代码 module DATA_scramble( input wire SCRAM_CLK, input wire SCRAM_RST, input wire [7:1] SCRAM_SEED, input wire SCRAM_DIN, input wire SCRAM_ 阅读全文
posted @ 2020-05-15 22:42 沉默改良者 阅读(1375) 评论(0) 推荐(0) 编辑
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卷积编码器 Verilog代码 module conv_encoder( input wire clk, input wire aclr, input wire data_in, input wire nd, output reg [1:0] data_out_v, output reg rdy ) 阅读全文
posted @ 2020-05-15 22:41 沉默改良者 阅读(1165) 评论(0) 推荐(0) 编辑
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AXI总线slave模式下发送数据 verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Eng 阅读全文
posted @ 2020-05-15 22:39 沉默改良者 阅读(1744) 评论(0) 推荐(1) 编辑