摘要：数据发送模块 基于地址的检测（verilog代码） `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engin
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posted @ 2020-05-15 22:47
05 2020 档案
摘要：短训练序列 Verilog代码 module short_generator( input wire FFT_CLK, input wire RESET, input wire SHORT_ACK, output reg [7:0] SHORT_RE, output reg [7:0] SHORT_
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posted @ 2020-05-15 22:45
摘要：长训练序列 verilog代码 module long_generator( input wire FFT_CLK, input wire RESET, input wire LONG_ACK, output reg [7:0] LONG_RE, output reg [7:0] LONG_IM,
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posted @ 2020-05-15 22:43
摘要：数据扰码器 Verilog代码 module DATA_scramble( input wire SCRAM_CLK, input wire SCRAM_RST, input wire [7:1] SCRAM_SEED, input wire SCRAM_DIN, input wire SCRAM_
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posted @ 2020-05-15 22:42
摘要：卷积编码器 Verilog代码 module conv_encoder( input wire clk, input wire aclr, input wire data_in, input wire nd, output reg [1:0] data_out_v, output reg rdy )
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posted @ 2020-05-15 22:41
摘要：AXI总线slave模式下发送数据 verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Eng
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posted @ 2020-05-15 22:39
摘要：AXI总线slave模式下接收数据 verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Eng
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posted @ 2020-05-15 22:37
