摘要：我要做CPU_4 1.下面来分析数据在不同时钟域之间同步的问题 dbclk时钟域的debounce_d2寄存器（多bit） 经过组合逻辑，变为int_level_sync_in 进入pclk_int时钟域进行同步 Int_level_sync_in本身就是组合逻辑，同步到pclk_int时钟域本来就
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posted @ 2020-03-20 11:07
03 2020 档案
摘要：我要做CPU_3 1.中断优先级同步信号 此同步信号和一个叫GPIO_DEBOUNCE_EN的宏定义有关系，如果没有使能，前端gpio接收到大数据直接传入int_level_sync_in,如果宏定义使能，则int_level_sync_in的每一位是分开控制的，并且和一个debounce_d2的寄
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posted @ 2020-03-18 14:55
摘要：我要做CPU_2 1.aou_top.v文件分析 内部有如下三大模块 2.gpio0_sec_top.v文件分析 我们先从一个看似最简单的模块来分析 没想到这个最简单的模块里面就嵌套了这么多的子模块 3.gpio_ctrl.v文件分析 这个模块里面，才开始接触到真正的逻辑，真是埋得太深了。 3.1时
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posted @ 2020-03-17 13:10
摘要：我要做CPU_1 1.wujian100_open_top.v文件分析 首先，我不知道这个工程是干嘛的，能想到的是先理清楚整个工程的架构，然后再分析具体模块实现的功能，已经这些模块之间的外部联系。 2.PAD_DIG_IO.v文件分析 从比较简单的模块开始，可以看出，这是一个输入输出端口控制模块。
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posted @ 2020-03-16 18:49
