2019 年 2月 26 日随笔档案 - 沉默改良者

捕获数据中的某个序列---verilog

摘要：捕获数据中的某个序列 verilog 状态变化图先是检测序列，每当接收到cmp_equal信号时跳转到下一个状态，等待另外一个cmp_equal信号到来。代码：状态机状态调转模块采用的是组合逻辑。状态输出模块： cmp_equal信号产生与数据比对模块生成代码：阅读全文

posted @ 2019-02-26 10:57 沉默改良者阅读(554) 评论(0) 推荐(0) 编辑